JP4936914B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4936914B2
JP4936914B2 JP2007012941A JP2007012941A JP4936914B2 JP 4936914 B2 JP4936914 B2 JP 4936914B2 JP 2007012941 A JP2007012941 A JP 2007012941A JP 2007012941 A JP2007012941 A JP 2007012941A JP 4936914 B2 JP4936914 B2 JP 4936914B2
Authority
JP
Japan
Prior art keywords
write
memory cells
voltage
data
writing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007012941A
Other languages
English (en)
Other versions
JP2008181582A (ja
Inventor
史隆 荒井
岳司 上垣内
敦祥 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007012941A priority Critical patent/JP4936914B2/ja
Priority to US12/017,543 priority patent/US7796439B2/en
Priority to TW097102368A priority patent/TWI393139B/zh
Priority to KR1020080006747A priority patent/KR101056559B1/ko
Publication of JP2008181582A publication Critical patent/JP2008181582A/ja
Application granted granted Critical
Publication of JP4936914B2 publication Critical patent/JP4936914B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5622—Concurrent multilevel programming of more than one cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
従来、例えば、ＮＡＮＤ型フラッシュメモリでは、製造プロセスにおけるメモリセルの加工形状あるいは製造時の熱プロセスなどにより、個々のメモリセル間に書き込み特性のばらつきが存在する。ＮＡＮＤ型フラッシュメモリの読み出し動作（read）は、選択されたＮＡＮＤストリング内の読み出し非選択セルに対してもパス電位（Ｖpass）を与える。このため、上記特性のばらつきが存在した上であっても、全てのセルの書き込み電圧（Ｖpgm）を読み出し電圧（Ｖread）以下に精度良く制御する必要がある。
ＮＡＮＤ型フラッシュメモリは、書き込み特性の上記ばらつきを抑制するために、通常、メモリセル毎（ビット毎）にベリファイ（Verify）書き込みを行う。このベリファイ（Verify）書き込みは、まず、書き込み動作を行った後に、所定の閾値電圧Ｖthに達したかどうかをメモリセル毎（ビット毎）に、判定するベリファイ読み出し（Verify Read）を行う。続いて、ベリファイ読み出しにより、書き込み不十分と判定がされたメモリセルに限り、再びベリファイ書き込みを行う。ベリファイ書き込みは、先に行ったベリファイ書き込み動作に対して書き込みパルスの電圧を所定の値だけ増加させて行う（ステップアップ書き込み）。
上記ベリファイ読み出しは、非選択セルにはパス電位を与え、かつ選択セルに判定電位を与える。この結果、所定のセル電流が流れた場合、メモリセルに書き込まれたデータを例えば“０”と判定する。
この時のセル電流は、周辺回路の内部抵抗、ビット線抵抗、ビット線コンタクト抵抗、ＮＡＮＤストリングの拡散層抵抗、非選択セルのチャネル抵抗、ソース線コンタクト抵抗、ソース線抵抗、など種々の寄生抵抗の影響を受ける。このうち、ソース線の寄生抵抗に起因するソース線ノイズの影響が大きい。
ソース線ノイズは、ソース線に流れる電流の変化により発生する。また、ソース線ノイズは、１つのページをアクセスした場合、セルの閾値電圧に応じてセル電流が変化するため、その大きさが周囲のセルの閾値電圧Ｖthのパターンに依存して変動する。したがって、周囲のセルの閾値電圧Ｖthが変動すると、当該セルの読み出し閾値電圧Ｖthも変動してしまう。
ソース線ノイズの影響が特に顕著に現れるのは、データ書き込み初期であって、書き込みの早いセルが書き込みの遅いセルの閾値電圧Ｖthがまだ低い（セル電流が多い）状態でベリファイ読み出し（Verify Read）される場合である。この場合、ベリファイ読み出し（Verify Read）時にはソース線の電位降下が大きく、当該セルの閾値電圧Ｖthは、高く見える状態で判定されるため、ベリファイ電圧を満たしたセルであると誤判定されてしまう。
一方、書き込みが終了に近づくと、ページ内の全てのセルの閾値電圧が所定の閾値電圧に近づいている。このため、ソース線の電位降下が減少しており、ソース線ノイズの影響は少なく、ベリファイ電圧に近づいて各セルの閾値電圧が判定される。このような書き込み動作の場合、上記誤判定されたセル（書き込みの早いセル）は、ベリファイ電圧を満たさないこととなる。この結果、セルに設定された閾値電圧が所定の閾値電圧より低くなり、読み出しマージンが低減してしまう。
上記のように、従来の半導体記憶装置は、読み出しマージンが低減するという問題があった。
この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、メモリセルの共通ソース線の電位の浮きに起因する書き込み不良の防止に関する半導体記憶装置が記載されている。
特開２０００−４８５８２号公報
この発明は、読み出しマージンを増大できる半導体記憶装置を提供する。
この発明の一態様によれば、それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、書き込み電圧を発生する電圧発生回路と、前記電圧発生回路及び前記データバッファを制御する制御回路とを具備し、前記制御回路は、前記複数の第１ラッチ回路に保持された書き込みデータを、各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、前記一括して書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の最大値よりも小さくなるように、前記電圧発生回路を制御する半導体記憶装置を提供できる。
この発明の一態様によれば、それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、書き込み電圧を発生する電圧発生回路と、前記電圧発生回路及び前記データバッファを制御する制御回路とを具備し、前記制御回路は、前記複数の第１ラッチ回路に保持された書き込みデータを、各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、前記一括して書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の初期値と同じであるように、前記電圧発生回路を制御する半導体記憶装置を提供できる。
この発明によれば、読み出しマージンを増大できる半導体記憶装置が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第１の実施形態]
＜１．構成例（ＮＡＮＤ型フラッシュメモリ）＞
まず、図１および図２を用いて、この発明の第１の実施形態に係る半導体記憶装置の構成例を説明する。図１および図２は、この実施形態に係る半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ１０を示すブロック図である。この実施形態では、半導体記憶装置の一構成例のとして、ＮＡＮＤ型フラッシュメモリを例に挙げて、以下説明する。
図１に示すように、この実施形態に係るＮＡＮＤ型フラッシュメモリ１０は、制御信号及び制御電圧発生回路１１、メモリセルアレイ１２、ロウデコーダ１３、カラムデコーダ１４、データ入出力端子１５、ビット線制御回路１７を備えている。
図２に示すように、制御信号及び制御電圧発生回路１１は、電圧発生回路２１および制御回路２２を備え、メモリセルアレイ１２、ロウデコーダ１３、ビット線制御回路１７を制御するように構成されている。制御信号及び制御電圧発生回路１１は、例えば、制御信号入力端子（図示せず）に電気的に接続され、例えば、ホスト機器から制御信号入力端子を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）等によって制御される。
電圧発生回路２１は、制御回路２２の制御に従い、書き込み電圧Ｖpgm等の所定の電圧を発生するように構成されている。
制御回路２２は、電圧発生回路２１及びビット線制御回路１７を制御するように構成されている。
ビット線制御回路１７は、センスアンプ１８とデータバッファ２０により構成されている。センスアンプ１８は、ビット線ＢＬ０〜ＢＬm+1にそれぞれ接続された複数のセンスアンプ回路Ｓ／Ａにより構成されている。
データバッファ２０は、各センスアンプ回路Ｓ／Ａに接続された複数の第１ラッチ回路Ｄ１により構成されている。
カラムデコーダ１４は、ビット線制御回路１７に接続されている。カラムデコーダ１４は、データ入出力端子１５から入力された書き込みデータを、データバッファ２０中の所定の第１ラッチ回路Ｄ１に供給するように構成されている。
メモリセルアレイ１２は、複数のブロック（…, Block n-1, Block n, Block n+1,…）により構成されている。例えば、各ブロック（…, Block n-1, Block n, Block n+1,…）は、１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。また、後述する第３の実施形態に示すように、上記各のブロック（…, Block n-1, Block n, Block n+1,…）が１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである場合であってもよい。
本例の場合、ブロックBlock nは、３２本のワード線ＷＬ０〜ＷＬ３１とｍ＋２本のビット線ＢＬ０〜ＢＬm+1との交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1を備えている。
メモリセルトランジスタＭＴ０〜ＭＴm+1のそれぞれは、半導体基板（例えば、Ｐ型シリコン基板）上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。各行に配置されたメモリセルトランジスタＭＴ０〜ＭＴm+1の制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。
各ワード線ＷＬ０〜ＷＬ３１にそれぞれ接続された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1は、１ページを構成する。例えば、図２中の破線で示すワード線ＷＬ２に接続された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1は、１ページ（PAGE２）を構成する。
各列に配置されたメモリセルトランジスタは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列接続され、ＮＡＮＤセル列（メモリセル列）１９を構成している。本例において、ＮＡＮＤセル列（メモリセル列）１９は、３２個接続するように配置されている。ＮＡＮＤセル列（メモリセル列）１９は、選択トランジスタＳＴ１、ＳＴ２により選択される。
選択トランジスタＳＴ１のゲートはセレクトゲート線ＳＧＤに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬm+1のいずれかに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＲＣに接続されている。
ソース線ＳＲＣは、ビット線方向（カラム方向）に隣接するブロックBlockで共有されている。例えば、図示するソース線ＳＲＣは、ブロックBlock nとブロックBlock n+1とで共有される。
尚、列に配置されたメモリセルトランジスタの個数は、本例の３２個に限らず、例えば、８個、１６個等それ以上であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列１９を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
また、上記１ページ（PAGE）ごとにデータを書き込み、読み出しを行うため、ページ（PAGE）は書き込み単位および読み出し単位である。消去動作は、ブロックBlock n単位で一括して行う。即ち、ブロックBlock n-1〜Block n+1内の全ての制御電極ＣＧに消去電圧Ｖeraを印加して浮遊電極ＦＧ中の電子を半導体基板中に放出することにより行う。
ロウデコーダ１３は、メモリセルアレイ１２に電気的に接続され、メモリセルアレイ１２中のワード線ＷＬ０〜ＷＬ３１を選択し、選択したワード線ＷＬ０〜ＷＬ３１に読み出し、書き込みあるいは消去に必要な電圧を印加するように構成されている。本例の場合、ロウデコーダ１３は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタＴＲ０〜ＴＲ３１を備えている。トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳは、セレクトゲート線ＳＧＳ、ＳＧＤに接続されている。転送トランジスタＴＲ０〜ＴＲ３１は、各ワード線ＷＬ０〜ＷＬ３１に、消去電圧Ｖera、書き込み電圧Ｖpgm等の所定の電圧を転送するように構成されている。
ビット線制御回路１７は、ビット線ＢＬ０〜ＢＬm+1を介してメモリセルアレイ１２中のメモリセルトランジスタＭＴ０〜ＭＴm+1のデータを読み出したり、ビット線ＢＬ０〜ＢＬm+1を介してメモリセルトランジスタＭＴ０〜ＭＴm+1の状態を検出したり、ビット線ＢＬ０〜ＢＬm+1を介してメモリセルトランジスタＭＴ０〜ＭＴm+1に書き込み電圧を印加してメモリセルトランジスタＭＴ０〜ＭＴm+1に書き込みを行なうように構成されている。
各第１ラッチ回路Ｄ１は、カラムデコーダ１４から供給される書き込みデータを保持する。また、各第１ラッチ回路Ｄ１は、センスアンプ１８により読み出されたメモリセルトランジスタＭＴ０〜ＭＴm+1からのデータを保持する。データバッファ２０の各第１ラッチ回路Ｄ１に保持されたデータは、カラムデコーダ１４を介してデータ入出力端子１５から外部へ出力される。
＜２．書き込み動作＞
次に、この実施形態に係る半導体記憶装置の書き込み動作について、図３乃至図１５を用いて説明する。以下、この説明では、図３のフロー図に則して説明する。本例では、メモリセルアレイ１２中の破線で示す１ページ（PAGE２）を書き込む場合を一例に挙げて説明する。
（ステップＳＴ１（書き込みデータロード））
まず、図３および図４に示すように、カラムデコーダ１４は、入出力端子１５から入力された書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のいずれかに取り込むようにデータバッファ２０を制御する（データロード（data load））。
（ステップＳＴ２（ベリファイ書き込み））
続いて、図５に示すように、制御回路２２は、第１ラッチ回路Ｄ１中の書き込みデータに従って電圧発生回路２１に所定の書き込み電圧Ｖpgm等を発生させ、ページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1にデータ書き込みを行う。より具体的には、制御回路２２は、選択ＮＡＮＤセル列１９の非選択セルに対してパス電位（Ｖpass）を印加して、ＮＡＮＤセル列１９の電流経路を導通させるように制御する。続いて、制御回路２２は、ページPAGE２中の書き込みセルＭＴ０、ＭＴmの制御電極ＣＧに書き込み電圧Ｖpgmを印加し、書き込みセルＭＴ０、ＭＴmの浮遊電極ＦＧに電子を注入する（“０”書き込み）ように制御する。
ここで、個々のメモリセルトランジスタＭＴ０〜ＭＴ m+1間には、製造プロセスにおけるセル形状あるいは製造工程時の熱プロセス等の変動要因により、書き込み特性のばらつきが存在する。そのため、このページPAGE２中の書き込みセルＭＴ０〜ＭＴm+1のうちでも、書き込みの早いセル群ＭＴfast（例えば、ここではメモリセルトランジスタＭＴ０）と、書き込みの遅いセル群ＭＴlate（例えば、ここではメモリセルトランジスタＭＴm）とが存在する。
続いて、ページPAGE２のページデータを一括して読み出すベリファイ読み出し（Verify Read）を行う。図６に示すように、この書き込みの初期においては、前述したように、ソース線ノイズが大きいため、センスアンプ回路Ｓ／Ａにより測定される閾値分布２５は、実際の閾値分布２６よりもその閾値電圧Ｖthが大きく測定される。
そのため、書き込みの早いセル群ＭＴfast（ＭＴ０）の閾値電圧は、書き込みの初期において、ベリファイ電圧Ｖverifyを超えた（既に書き込みが終了している）ものと誤判定される。このため、書き込みの早いセル群ＭＴfast（ＭＴ０）に対しては、ベリファイ書き込み動作は行われない。
一方、ステップＳＴ２の初期の際において、書き込みの遅いセル群ＭＴlate（メモリセルトランジスタＭＴm）の閾値電圧は、まだベリファイ電圧Ｖverifyを超えておらず、まだ書き込みが終了していないと判定される。
そのため、続いて、図７に示すように、書き込みの遅いセル群ＭＴlate（ＭＴm）に対しては、所定のベリファイ電圧Ｖverifyに達するまで、上記と同様のベリファイ書き込みおよびベリファイ読み出しを繰り返し行う。具体的には、上記のように、センスアンプＳ／Ａにページデータを一括して読み出すベリファイ読み出しを行い、所定のベリファイ電圧Ｖverifyに達したかどうかをビット毎に判定する。書き込み不十分との判定がされたビットのみに上記ベリファイ書き込みを行う。このベリファイ書き込みの際には、先のデータ書き込みの際の書き込み電圧Ｖpgmのパルスの電圧を所定の値だけ増加させたステップアップ幅のある電圧ΔＶpgmをさらに加えた書き込み電圧（Ｖpgm＋ΔＶpgm）を印加して行う。このベリファイ書き込みの際の書き込みパルスの電圧をどの位増加させるかは、最終的に得られる閾値Ｖthの分布幅の広さと、すべてのメモリセルトランジスタＭＴの書き込みを終了させるまでの時間とに関係し、必要に応じたパラメータにより決定される。
しかし、この書き込み終了の際には、ソース線ノイズが小さいため、センスアンプ回路Ｓ／Ａにより測定される閾値分布は、実際の閾値分布とほぼ一致する。その結果、書き込みの遅いセル群ＭＴlate（ＭＴm）の閾値電圧は、所定のベリファイ電圧Ｖverifyを超えたものとして正確に判定される。よって、書き込みの遅いセル群ＭＴlate（ＭＴm）は、ソース線ノイズの影響が小さいから、上記書き込みの早いセル群ＭＴfast（ＭＴ０）のような誤判定は生じにくい。
このようなベリファイ書き込みおよびベリファイ読み出しを繰り返し、ページPAGE２を所定の閾値分布とする。しかし、図７に示すように、書き込みの早いセル群ＭＴfast（ＭＴ０）は、ソース線ノイズにより、誤判定されており、まだベリファイ電圧Ｖverifyを満たしていない。
＜ソース線ノイズについて＞
次に、上記書き込み動作（ステップＳＴ２）のベリファイ読み出しの際に発生するソース線ノイズについて、図８乃至図１２を用いてより詳細に説明する。
このソース線ノイズは、主にソース線ＳＲＣの配線抵抗の寄生容量に起因するため、ソース線ＳＲＣに流されるセル電流の多少により変動する。結果として、このソース線ノイズは、ベリファイ読み出しの際に、センスアンプ回路Ｓ／Ａの判定において、書き込みの早いセル群ＭＴfast（ＭＴ０）の閾値電圧Ｖthが大きくなるように作用する。
即ち、図８に示すように、上記ステップＳＴ２の初期の際のベリファイ読み出し時には、まずビット線ＢＬ０〜ＢＬm+1に所定の電圧を印加して充電を行なう。続いて、ＮＡＮＤセル列１９中の非選択セルにパス電位（Ｖpass）を印加し、ページPAGE２中の選択セルＭＴ０〜ＭＴm+1の制御電極ＣＧに判定電圧を印加する。続いて、選択セルＭＴ０〜ＭＴm+1の電流経路のセル電流をビット線ＢＬ０〜ＢＬm+1に放電し、ビット線ＢＬ０〜ＢＬm+1の電圧が、所定の判定電圧Ｖsenseを超えるか否かにより行われる。
例えば、このＳＴ２の初期であるベリファイ読み出しの際の、ビット線ＢＬ０〜ＢＬm+1電圧は、図９のように示される。図示するように、時刻ｔ１乃至ｔ２の間において、センスアンプ回路Ｓ／Ａがビット線ＢＬ０〜ＢＬm+1の電圧降下を測定することで、メモリセルトランジスタＭＴ０〜ＭＴm+1が書き込み終了か否かを判定する。
ここで、この際においては、周囲のメモリセルＭＴ１〜ＭＴm+1の書き込みが終了していないため、閾値電圧Ｖthがまだ低く、セル電流ＩMT0〜ＩMTm+1が多い状態でベリファイ読み出しがされている。そのため、ソース線ＳＲＣには、多くのセル電流ＩMT0〜ＩMTm+1が流れ込み、大きなソース線ノイズが発生するため、ソース線ＳＲＣの電圧が大きく上昇する。
そのため、図９に示すように、書き込みの早いセル群ＭＴfast（ＭＴ０）が判定される実線０データビット線電圧ＶBL”0”´は、ソース線ノイズによるソース線ＳＲＣの電圧３１が大きく上昇することに伴って上昇し、その結果、判定電圧Ｖsenseを超える。従って、書き込みの早いセル群ＭＴfast（ＭＴ０）は、本来未書き込みであるにもかかわらず、センスアンプ回路Ｓ／Ａにより書き込み終了であると誤判定されてしまう。
その後、図８に示すように、書き込みの早いセル群ＭＴfast（ＭＴ０）に接続されたセンスアンプ回路Ｓ／Ａの値は、書き込み終了として反転（“０”→“１”）される。そのため、以後、書き込みの早いセル群ＭＴfast（ＭＴ０）に対しては、ベリファイ書き込みは行われない。
一方、続いて、図１０に示すように、書き込み動作終了時（ステップＳＴ終了時）には、書き込みの遅いセル群ＭＴlate（ＭＴm）は、周囲のセルＭＴ０〜ＭＴm+1の書き込みが終了した状態でベリファイ読み出しされる。
そのため、この際においては、周囲のメモリセルＭＴ０〜ＭＴm+1の書き込みが終了しているため、閾値電圧Ｖthが高く、セル電流ＩMT0〜ＩMTm+1が少ない状態でベリファイ読み出しがされている。よって、ソース線ＳＲＣには、少ないセル電流ＩMT0〜ＩMTm+1が流れ込み、大きなソース線ノイズは発生せず、ソース線ＳＲＣの電圧の上昇幅は少ない。
そのため、図１１に示すように、書き込みの遅いセル群ＭＴlate（ＭＴm）は、ソース線ノイズによりソース線ＳＲＣの電圧が大きく上昇することはないから、実線０データビット線電圧ＶBL”0”により判断され、センスアンプ回路Ｓ／Ａによる誤判定はなされない。
一方、この際においてベリファイ読み出しを行うと、書き込みの早いセル群ＭＴfast（ＭＴ０）は、破線実線０データビット線電圧ＶBL”0”´から実線０データビット線電圧ＶBL”0”により判断されるため、まだ書き込みが終了していないと判断される。
そのため、以下のステップＳＴ３乃至ＳＴ５に従った（ソース線ノイズ用）追加書き込みを行い、読み出しマージンを増大させる。
尚、上記のように、ソース線ノイズの大きさは、上記セル電流ＩMT0〜ＩMTm+1の値により変動する。即ち、ソース線ノイズは、どの位のセル電流ＩMT0〜ＩMTm+1が流れ込むかによって、電圧降下の値が決定される。そのため、ソース線ノイズの大きさによるソース線電圧３１の上昇幅は、周囲のメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンに依存する。このソース線ノイズの大きさを決定するメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンは、外部のアドレス等により決定されるものである。よって、ソース線ノイズの大きさは、事前に予測することが困難なものである。
（ステップＳＴ３（書き込みデータ再ロード（reload）））
続いて、図１２に示すように、ステップＳＴ３の際に制御回路２２は、入出力端子１５から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込むようにデータバッファ２０を制御する（reload）。
（ステップＳＴ４（ベリファイ読み出し（Verify Read１））
続いて、図１３に示すように、ステップＳＴ４の際に、上記と同様のベリファイ読み出しを行う。例えば、ページPAGE２のメモリトランジスタＭＴ０〜ＭＴm+1の書き込みデータをセンスアンプＳ／Ａにそれぞれ読み出し、ベリファイ読み出しを行う。
そして、読み出された閾値電圧Ｖthが、所定のベリファイ電圧Ｖverifyを満たす場合には、以後の（ソース線ノイズ用）追加書き込み（ＳＴ５）を行うことなく、この書き込み動作を終了する。これは、ソース線ノイズの大きさによるソース線電圧３１の上昇幅は、周囲のメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンに依存する。そのため、書き込みデータパターンによっては、書き込みの早いセル群ＭＴfast（ＭＴ０）であっても、誤判定がなされない場合があるためである。
一方、読み出された閾値電圧Ｖthが、上記のソース線ノイズにより、所定のベリファイ電圧Ｖverifyを満たさない場合には、以下の（ソース線ノイズ用）追加書き込み（ＳＴ５）を行う。本例の場合には、書き込みの早いセル群ＭＴfast（ＭＴ０）のデータを読み出したセンスアンプＳ／Ａの値“１”と、上記ステップＳＴ３の際にリロードした第１ラッチ回路Ｄ１の値“０”とが不一致である。そのため、ベリファイ電圧Ｖverifyを満たさない。
（ステップＳＴ５（ソース線ノイズ用追加書き込み（Verify Write２）））
続いて、図１４に示すように、制御回路２２は、ステップＳＴ３の際の第１ラッチ回路Ｄ１中の再度取り込んだ書き込みデータに従って、電圧発生回路２１の電圧値を制御し、上記と同様のページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1に一括して追加のベリファイ書き込みを行う。続いて、同様のベリファイ読み出しを行う。このように、ページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1がベリファイ電圧を満たすまで、追加のベリファイ書き込みおよびベリファイ読み出しを繰り返す。
その結果、図１４中に破線で示す書き込みの早いセルＭＴfast（ＭＴ０）の閾値電圧Ｖthを増大でき、所定のベリファイ電圧Ｖverifyを満たした閾値電圧にすることができる。
加えて、図１５に示すように、この追加書き込み（ステップＳＴ５）の際には、上記ベリファイ書き込み（ステップＳＴ２）の際よりも、書き込み電圧Ｖpgmの最大値Ｖpgm_max´（またはパルス印加回数）を低減することができる（最大電圧値Ｖpgm_max´＜最大電圧値Ｖpgm_max）。そのため、この追加書き込み（ステップＳＴ５）の際に必要な書き込み時間は、上記ベリファイ書き込み（ステップＳＴ２）の際よりも低減することできる。よって、この追加書き込み（ステップＳＴ５）による書き込み動作の増大時間を最小限とすることができる。例えば、本例の場合、この追加書き込み（ステップＳＴ５）の際の書き込み電圧の最大値Ｖpgm_max´（パルス印加回数）は、上記ベリファイ書き込み（ステップＳＴ２）の際の書き込み電圧の最大値Ｖpgm_max（パルス印加回数）に比べ、１／３〜１／２程度とすることができる。
これは、上記のように、ソース線ノイズの影響は、書き込みの早いセル群ＭＴfast（本例では、ＭＴ０）により顕著であるところ、上記セル群ＭＴfast（本例では、ＭＴ０）は書き込みが早いからである。一方、書き込みの遅いセル群ＭＴlate（本例では、ＭＴm）は書き込み特性が遅いため、書き込みの遅いセル群ＭＴlate（ＭＴm）の閾値分布Ｖthの移動は少ない。その結果、書き込みの早いセル群ＭＴfast（ＭＴ０）の閾値分布のみ所定のベリファイ電圧Ｖverifyを満たすように移動することができ、且つこの追加書き込みＳＴ５における閾値分布Ｖthの全体の移動は少なくできるため、信頼性が低減することを防止することができる。
＜３．この実施形態に係る効果＞
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。
（１）ソース線ノイズが発生した場合であっても、読み出しマージンを増大できる。
上記のように、この実施形態に係る半導体記憶装置は、制御回路２２を備えている。この制御回路２２は、複数の第１ラッチ回路Ｄ１に保持された（ＳＴ１）書き込みデータを、各々の複数の第１ラッチ回路Ｄ１に電気的に接続された前記ビット線ＢＬ０〜ＢＬm+1の複数の前記メモリセルＭＴ０〜ＭＴm+1に一括して書き込む（ＳＴ２）。続いて、一括して書き込んだ後、書き込みデータを複数の第１ラッチ回路Ｄ１に再度保持させる（ＳＴ３）。続いて、メモリセルＭＴ０〜ＭＴm+1にベリファイ読み出しを行い、ベリファイ読み出しによる複数のセンスアンプ回路Ｄ１の読み出しデータと、複数の第１ラッチ回路に再度保持させた書き込みデータとが不一致の場合（ＳＴ５）に、保持させた書き込みデータを再度複数のメモリセルＭＴ０〜ＭＴm+1に一括して書き込むことができる（ＳＴ６）。
そのため、図１４に示したように、ソース線ノイズにより誤って判定された書き込みの早いセルＭＴfast（本例では、ＭＴ０）の閾値電圧Ｖthを増大でき、所定のベリファイ電圧Ｖverifyを満たした閾値電圧にすることができる。
結果、図１６に示すように、ソース線ノイズに起因したノイズ電圧ΔＶno１を除去した状態で、ページ読み出し動作（read）を行うことができるため、読み出しマージン電圧を、マージン電圧ΔＶm１からマージン電圧ΔＶm１´まで増大することができる。
例えば、本例のように、メモリセルアレイ１２が２値ＮＡＮＤ型フラッシュメモリとして構成された場合、読み出しマージンの増大率は、ノイズ電圧値ΔＶno１／マージン電圧値ΔＶm´となり、１０％程度となる。
一方、後述する第３の実施形態に示すように、メモリセルアレイ１２が多値ＮＡＮＤ型フラッシュメモリとして構成された場合は、閾値分布間のマージン電圧がより狭くなるが、ノイズ電圧ΔＶno１の大きさは変わらないから、読み出しマージンの増大率をより大きくすることができる。
ここで、上記ソース線ノイズによるソース線ＳＲＣの電圧上昇３１の大きさは、ページのメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンに依存するため、予測困難なものである。よって、ソース線ノイズが発生した場合であっても読み出しマージンを増大させるためには、本例のような追加書き込み動作（ＳＴ５）を行うことが有効となる。
また、メモリセルトランジスタＭＴ０〜ＭＴm+1の微細化とメモリセルアレイ１２の大容量化に伴い、同一ページに配置されるセルの数は増加し、かつソース線電位が上昇した場合のセルの閾値電圧Ｖth上昇（バックバイアス効果）の影響は次第に拡大している。そのため、メモリセルトランジスタＭＴ０〜ＭＴm+1の微細化とメモリセルアレイ１２の大容量化に伴い、今後かかるソース線ノイズの影響が増大すると思われる。
（２）追加書き込み（ステップＳＴ５）の書き込み時間を低減できる。
加えて、図１５に示したように、この追加書き込み（ステップＳＴ５）の際には、上記ベリファイ書き込み（ステップＳＴ２）の際よりも、書き込み電圧Ｖpgmの最大値Ｖpgm_max´（印加回数）を低減することができる。そのため、この追加書き込み（ステップＳＴ５）の際に必要な書き込み時間を低減することができる。よって、この追加書き込み（ステップＳＴ５）により増大する、書き込み動作全体の時間の増大を最小限とすることができる。
これは、上記のように、ソース線ノイズの影響は、書き込みの早いセル群ＭＴfast（ＭＴ０）により顕著であるところ、上記セル群ＭＴfast（ＭＴ０）は書き込みが早いからである。一方、書き込みの遅いセル群ＭＴlate（ＭＴm）は書き込み特性が遅いため、書き込みの遅いセル群ＭＴlate（ＭＴm）の閾値分布Ｖthの移動は少ない。その結果、書き込みの早いセル群ＭＴfast（ＭＴ０）の閾値分布のみ所定のベリファイ電圧Ｖverifyを満たすように移動することができ、且つこの追加書き込みＳＴ５における閾値分布Ｖthの全体の移動は少なくできるため、信頼性が低減することを防止することができる。
（３）製造コストの低減に対して有利である。
上記ソース線ノイズを低減しようとする場合、例えば、ソース線ＳＲＣに抵抗値を低減するための裏打ち等を行えばよいとも思われる。しかし、ソース線ＳＲＣに抵抗値を低減するための裏打ち等を行うためには、別途そのための製造プロセスが発生し、製造コストが増大する。
本例の場合には、ソース線に対してかかる裏打ち等を行う必要がないため、別途新たな製造プロセスを何ら発生させることなく、ソース線ノイズを低減することができるため、製造コストの低減に対して有利である。
［第２の実施形態（データラッチ回路を更に備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１７乃至図１９を用いて説明する。この実施形態は、第２ラッチ回路Ｄ２を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜構成例＞
図示するように、第２の実施形態に係る半導体記憶装置は、データバッファ２０が第２ラッチ回路Ｄ２を更に備えている点で上記第１の実施形態と相違している。
第２ラッチ回路Ｄ２のそれぞれは、入力がカラムデコーダ１４に電気的に接続され、出力が第１ラッチ回路Ｄ１の入力に接続されている。
＜書き込み動作＞
次に、この実施形態に係る半導体記憶装置の書き込み動作について説明する。この説明では、図１８のフロー図に則して説明する。本例では、ステップＳＴ１の際に書き込みデータを第１ラッチ回路Ｄ１、Ｄ２にそれぞれ取り込み、ステップＳＴ３の際に第２ラッチ回路Ｄ２の書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１にコピーする点で上記第１の実施形態と相違している。
（ステップＳＴ５（書き込みデータコピー（データラッチＤ２→データラッチＤ１）））
即ち、図１９に示すように、ステップＳＴ３の際、制御回路２２は、第２ラッチ回路Ｄ２に保持されている書き込みデータを第１ラッチ回路Ｄ１のそれぞれにコピーするようにデータバッファ２０を制御する（データコピー（data copy））。
これは、ベリファイ書き込み（ステップＳＴ２）の後であっても、書き込みデータは第２ラッチ回路Ｄ２に保持されているからである。そのため、データ入出力端子１５から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込む必要がないため、高速書き込みに対して有利である。
上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、少なくとも以下の（４）の効果が得られる。
（４）高速書き込みに対して有利である。
本例に係る半導体記憶装置は、データバッファ２０中に第２ラッチ回路Ｄ２を更に備えている。
そのため、ステップＳＴ３の際、第２ラッチ回路Ｄ２に保持されている書き込みデータを第１ラッチ回路Ｄ１のそれぞれにコピーすることができる。その結果、データ入出力端子１５から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込む必要がない点で、高速書き込みに対して有利である。
［変形例１（ステップアップ幅を大きくする一例）］
次に、変形例１に係る半導体記憶装置について、図２０を用いて説明する。この変形例１は、書き込み電圧のステップアップ幅ΔＶpgmを大きくする一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、この変形例１では、上記（ソース線ノイズ用）追加書き込み（ステップＳＴ６）の際に、制御回路２２がステップアップ幅ΔＶpgm´をより大きくするように電圧発生回路２１を制御する点で上記第１の実施形態と相違している。図２０中の実線で示すステップアップ幅ΔＶpgm´は、上記第１の実施形態に係るステップアップ幅ΔＶpgmよりも大きくなるように制御される（ΔＶpgm´＞ΔＶpgm）。
上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。
さらに、本例に係る制御回路２２は、上記ステップＳＴ５（ソース線ノイズ低減用追加書き込み）の際に、ステップアップ幅ΔＶpgm´をより大きくするように電圧発生回路２１を制御する点で上記第１の実施形態と相違している。
これは、上記のように、ソース線ノイズの影響は、ベリファイ電圧Ｖverify付近の書き込みの早いセル群ＭＴfast等により顕著であるところ、上記ベリファイ電圧Ｖverify付近のセル群ＭＴfast等は、すぐに上記ベリファイ電圧Ｖverifyを超える。そのため、ステップアップ幅ΔＶpgm´をより大きくすること（荒く書き込みを行うこと）をした場合であっても、所定の閾値電圧Ｖthを満たすことができるからである。
そのため、上記第１の実施形態に比べ、より追加書き込みの際（ステップＳＴ５の際）の書き込み時間を低減できる点で有利である。
［変形例２（ベリファイ読み出しステップ更に備える一例）］
次に、変形例２に係る半導体記憶装置について、図２１を用いて説明する。この変形例２は、ベリファイ読み出しステップＳＴ６を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、変形例２に係る半導体記憶装置の書き込み動作は、ベリファイ読み出しステップＳＴ６を更に備える点で上記第１の実施形態と相違している。
（ステップＳＴ６（ベリファイ読み出し（Verify Read 2）））
即ち、ステップＳＴ５に続き、センスアンプＳ／Ａは、ベリファイ読み出し（Verify Read 2）を行う。例えば、ページPAGE２のメモリトランジスタＭＴ０〜ＭＴmの書き込みデータをセンスアンプＳ／Ａ中のラッチ回路Ｄ１にそれぞれ読み出し、再度ベリファイ読み出しを行う。
そして、読み出された閾値電圧Ｖthが、所定のベリファイ電圧Ｖverifyを満たす場合には、書き込み動作を終了する。
一方、読み出された閾値電圧Ｖthが、まだ所定のベリファイ電圧Ｖverifyを満たさない場合には、再度上記ソース線ノイズ低減用の追加書き込み（ＳＴ３乃至ＳＴ５）を行う。
上記のように、この変形例２に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。
さらに、変形例２に係る半導体記憶装置の書き込み動作は、ベリファイ読み出しステップＳＴ６を更に備えている。そのため、ステップＳＴ６の際に読み出された閾値電圧Ｖthが、まだ所定のベリファイ電圧Ｖverifyを満たさない場合であっても、上記ソース線ノイズ低減用の追加書き込み（ＳＴ３乃至ＳＴ５）を行うことができる。その結果、さらに読み出しマージンを低減でき、信頼性を向上することができる点で有利である。
［第３の実施形態（多値ＮＡＮＤ型フラッシュメモリの一例）］
次に、第３の実施形態に係る半導体記憶装置について、図２２を用いて説明する。本例は、メモリセルアレイ１２が１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである場合の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
上記第１の実施形態の説明においては、半導体記憶装置の一例として、メモリセルアレイ１２が２値ＮＡＮＤ型フラッシュメモリとして構成されている場合を一例に挙げて説明した。しかし、２値ＮＡＮＤ型フラッシュメモリに限らず、多値ＮＡＮＤ型フラッシュメモリに対しても同様に適用することが可能であり、さらに読み出しマージンの増大率を増大することができる。この第３の実施形態は、メモリセルアレイ１２が多値ＮＡＮＤ型フラッシュメモリとして構成された場合の一例である。ここでは、多値の一例として４値の場合を例に挙げて説明する。
本例に係る多値ＮＡＮＤ型フラッシュメモリの閾値分布は、図２２に示すようになる。図示するように、本例のメモリセルトランジスタＭＴ０〜ＭＴm+1は、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持できる。“１１”データを保持するメモリセルトランジスタＭＴ０〜ＭＴm+1の閾値電圧Ｖthは、Ｖth＜Ｖth１（本例では０Ｖ）である。“０１”データを保持するメモリセルトランジスタＭＴ０〜ＭＴm+1の閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“１０”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。“００”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth＜Ｖth３である。
上記２値ＮＡＮＤ型フラッシュメモリの書き込みモード（以下、２値モードと称する）と比較すると、本例の４値ＮＡＮＤ型フラッシュメモリの書き込みモード（以下、４値モードと称する）は、下位ビットおよび上位ビットを用いた動作モードと言うことができる。
また、メモリセルトランジスタＭＴ０〜ＭＴm+1に対して２値モードでデータを書き込むか、または４値モードでデータを書き込むかについては、例えば、ＮＡＮＤ型フラッシュメモリ１０の外部のコントローラ等（図示せず）が制御する。具体的には、２ビットデータの下位ビットには下位ページアドレスが割り当てられ、上位ビットには上位ページアドレスが割り当てられる。メモリセルトランジスタＭＴ０〜ＭＴm+1に対して２値モードでデータを書き込む場合、コントローラ等は、これらのページアドレスのうち下位ページアドレスのみを使用してデータを書き込む。メモリセルトランジスタＭＴ０〜ＭＴm+1に対して４値モードでデータを書き込む場合、コントローラ等は、上位ページアドレスと下位ページアドレスの両方を使用してデータを書き込むことができる。
本例の４値モードのデータ書き込みは、まず下位ビットから行われる。消去状態を“１１”（“−−”、−は不定の意味）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＴ０〜ＭＴm+1は、“１１”（“−１”）、または“１０”（“−０”）を保持する。２値モードの場合には、以上で書き込みは終了である。４値モードで書き込む場合には、次に上位ビットが書き込まれる。その結果、“１１”（“−１”）を保持するメモリセルトランジスタＭＴ０〜ＭＴm+1は、“１１”または“０１”を保持し、“１０”（“−０”）を保持するメモリセルトランジスタＭＴ０〜ＭＴm+1は“１０”または“００”を保持する。
本例の４値モードのデータ書き込みの際であっても、上記図３で説明したステップＳＴ１〜ＳＴ５等に従った同様の書き込み動作を行う。そのため、図２２に示すように、ソース線ノイズに起因したノイズ電圧ΔＶno１、ΔＶno２、ΔＶno３の全てを除去した状態で、ページ読み出し動作（read）を行うことができる。結果、大きなソース線ノイズが発生した場合であっても、読み出しマージン電圧ΔＶm１´、ΔＶm２´、ΔＶm３´に増大することができる。
例えば、本例のように、メモリセルアレイ１２が４値ＮＡＮＤ型フラッシュメモリとして構成された場合、読み出しマージンの増大率は、ノイズ電圧値ΔＶno１／マージン電圧値ΔＶm１´、ノイズ電圧値ΔＶno２／マージン電圧値ΔＶm２´、ノイズ電圧値ΔＶno３／マージン電圧値ΔＶm１´となり、それぞれ２０％程度となる。このように、メモリセルアレイ１２が４値ＮＡＮＤ型フラッシュメモリとして構成された場合は、閾値分布間のマージン電圧がより狭くなる一方、ノイズ電圧ΔＶno１、ΔＶno２、ΔＶno３は変わらないから、読み出しマージンの増大率をより大きくすることができる。
尚、この第３の実施形態では、多値ＮＡＮＤ型フラッシュメモリとしての一例として、４値の場合を一例に挙げて説明した。しかし、多値としては４値に限らず、例えば、８値、１６値等の場合であっても同様に適用することができ、適用した場合にはさらに読み出しマージンの増大率を増大することができる。
例えば、メモリセルアレイ１２が８値の多値ＮＡＮＤ型フラッシュメモリとして構成され、この８値の多値ＮＡＮＤ型フラッシュメモリに適用した場合であっても、同様にソース線ノイズに起因したノイズ電圧ΔＶno１、ΔＶno２、…、ΔＶno７の全てを除去することができる。この場合、同様に、閾値分布間のマージン電圧ΔＶm１´、ΔＶm２´、…、ΔＶm７´はより狭くなる一方、ノイズ電圧ΔＶno１、ΔＶno２、…、ΔＶno７は変わらない。その結果、８値の場合、読み出しマージンの増大率を、例えば、３０％以上とすることができる。
以上、第１乃至第３の実施形態および変形例１、変形例２を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が除去されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が除去された構成が発明として抽出され得る。
この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。 第１の実施形態に係る半導体記憶装置を示すブロック図。 第１の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。 第１の実施形態に係る書き込み動作の一ステップＳＴ１（データロード）を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２（ベリファイ書き込み）を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２終了時の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際のベリファイ読み出しを説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際のビット線電圧を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２終了時の際のベリファイ読み出しを説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２終了時の際のビット線電圧を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ３（再ロード）の際を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ４（ベリファイ読み出し）の際を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ５の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ５の際の書き込み電圧を示す図。 第１の実施形態に係る半導体記憶装置の読み出し動作の際の閾値分布を示す図。 この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。 第２の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。 第２の実施形態に係る書き込み動作の一ステップＳＴ３（データコピー）の際を説明するためのブロック図。 この発明の変形例１に係る書き込み動作の一ステップＳＴ５の際の書き込み電圧を示す図。 この発明の変形例２に係る半導体記憶装置の書き込み動作を示すフロー図。 この発明の第３の実施形態に係る半導体記憶装置の読み出し動作の際の閾値分布を示す図。
符号の説明
１０…ＮＡＮＤ型フラッシュメモリ、１２…メモリセルアレイ、ＭＴ０〜ＭＴm+1…メモリセルトランジスタ、PAGE…ページ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ０〜ＢＬm+1…ビット線、１３…ロウデコーダ、１４…カラムデコーダ、１５…入出力端子、１７…ビット線制御回路、１８…センスアンプ、Ｓ／Ａ…センスアンプ回路、１９…ＮＡＮＤセル列、２０…データバッファ、Ｄ１…データラッチ回路、２１…電圧発生回路、２２…制御回路。

Claims (5)

  1. それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、
    前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、
    前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、
    前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、
    前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、
    書き込み電圧を発生する電圧発生回路と、
    前記電圧発生回路及び前記データバッファを制御する制御回路と
    を具備し、前記制御回路は、
    前記複数の第１ラッチ回路に保持された書き込みデータを、各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、
    前記一括して書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、
    前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、
    前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、
    前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ
    前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の最大値よりも小さくなるように、前記電圧発生回路を制御する
    ことを特徴とする半導体記憶装置。
  2. それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、
    前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、
    前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、
    前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、
    前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、
    書き込み電圧を発生する電圧発生回路と、
    前記電圧発生回路及び前記データバッファを制御する制御回路と
    を具備し、前記制御回路は、
    前記複数の第１ラッチ回路に保持された書き込みデータを、各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、
    前記一括して書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、
    前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、
    前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、
    前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ
    前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の初期値と同じであるように、前記電圧発生回路を制御する
    ことを特徴とする半導体記憶装置。
  3. 前記データバッファは、前記ビット線毎に設けられて前記複数の第１ラッチ回路に電気的に接続され、書き込みデータを保持可能な複数の第２ラッチ回路を更に備える
    ことを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記制御回路は、前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧の最大値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の最大値よりも小さくなるように前記電圧発生回路を制御する
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記メモリセルアレイは、前記メモリセルのそれぞれに多ビットのデータを記録することが可能な領域として構成されていること
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
JP2007012941A 2007-01-23 2007-01-23 半導体記憶装置 Expired - Fee Related JP4936914B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007012941A JP4936914B2 (ja) 2007-01-23 2007-01-23 半導体記憶装置
US12/017,543 US7796439B2 (en) 2007-01-23 2008-01-22 Semiconductor memory device and write method thereof
TW097102368A TWI393139B (zh) 2007-01-23 2008-01-22 Semiconductor memory device and its writing method
KR1020080006747A KR101056559B1 (ko) 2007-01-23 2008-01-22 반도체 메모리 장치 및 그 기입 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007012941A JP4936914B2 (ja) 2007-01-23 2007-01-23 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2008181582A JP2008181582A (ja) 2008-08-07
JP4936914B2 true JP4936914B2 (ja) 2012-05-23

Family

ID=39667787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007012941A Expired - Fee Related JP4936914B2 (ja) 2007-01-23 2007-01-23 半導体記憶装置

Country Status (4)

Country Link
US (1) US7796439B2 (ja)
JP (1) JP4936914B2 (ja)
KR (1) KR101056559B1 (ja)
TW (1) TWI393139B (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4960050B2 (ja) 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
US7808819B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
JP5480714B2 (ja) * 2009-05-15 2014-04-23 パナソニック株式会社 半導体記録装置
JP2011159351A (ja) * 2010-01-29 2011-08-18 Toshiba Corp 不揮発性半導体記憶装置および不揮発性メモリシステム
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8391073B2 (en) * 2010-10-29 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive control of programming currents for memory cells
WO2012082654A2 (en) * 2010-12-14 2012-06-21 Sandisk 3D Llc Architecture for three dimesional non-volatile storage with vertical bit lines
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101861084B1 (ko) * 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
JP2013196737A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US8811084B2 (en) * 2012-08-30 2014-08-19 Micron Technology, Inc. Memory array with power-efficient read architecture
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
KR101989792B1 (ko) 2012-11-01 2019-06-17 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 동작 방법
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
CN104504220B (zh) * 2015-01-13 2017-05-24 成都锐开云科技有限公司 一种基于马尔可夫转移矩阵库的寄生电阻提取方法
JP2016170837A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
US10163479B2 (en) * 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
JP6370444B1 (ja) * 2017-06-20 2018-08-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296223A1 (en) 2018-03-23 2019-09-26 Spin Memory, Inc. Methods of Manufacturing Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636578A (ja) * 1992-07-14 1994-02-10 Sony Corp Ｅｅｐｒｏｍ
JP3796851B2 (ja) * 1996-10-21 2006-07-12 ソニー株式会社 不揮発性半導体記憶装置
JP3898349B2 (ja) * 1997-07-29 2007-03-28 株式会社東芝 半導体記憶装置
US6031760A (en) 1997-07-29 2000-02-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method of programming the same
JP2000048582A (ja) 1998-07-28 2000-02-18 Toshiba Corp 半導体記憶装置
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3889699B2 (ja) * 2002-11-29 2007-03-07 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP3866650B2 (ja) * 2002-11-29 2007-01-10 株式会社東芝 不揮発性半導体記憶装置及びその消去ベリファイ方法
JP4156985B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 半導体記憶装置
JP2005311131A (ja) * 2004-04-22 2005-11-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4455492B2 (ja) * 2005-12-27 2010-04-21 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR20080069534A (ko) 2008-07-28
KR101056559B1 (ko) 2011-08-11
TW200849254A (en) 2008-12-16
TWI393139B (zh) 2013-04-11
JP2008181582A (ja) 2008-08-07
US20080181009A1 (en) 2008-07-31
US7796439B2 (en) 2010-09-14

Similar Documents

Publication Publication Date Title
JP4936914B2 (ja) 半導体記憶装置
TWI424436B (zh) 於非揮發性儲存器中在讀取操作時耦合的補償
JP4886434B2 (ja) 不揮発性半導体記憶装置
US10748631B2 (en) Semiconductor memory device
US7372730B2 (en) Method of reading NAND memory to compensate for coupling between storage elements
JP3810985B2 (ja) 不揮発性半導体メモリ
TWI628657B (zh) Semiconductor memory device
TWI494933B (zh) 藉由偵測自然臨限電壓分佈以預測記憶體中之程式干擾
JP5150245B2 (ja) 半導体記憶装置
US8254168B2 (en) Nonvolatile semiconductor memory device and write method for the same
US7619920B2 (en) NAND type flash memory and write method of the same
JP2009070501A (ja) 不揮発性半導体記憶装置の読み出し／書き込み制御方法
KR20110120470A (ko) 반도체 메모리 장치 및 이의 동작 방법
US8493796B2 (en) Nonvolatile semiconductor memory device
JP2004185659A (ja) 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP3977799B2 (ja) 不揮発性半導体記憶装置
JP2010160873A (ja) 半導体記憶装置と半導体記憶システム
KR101012132B1 (ko) 다른 전압들을 이용한 비휘발성 저장 장치에 대한 검증 동작
JP2009104729A (ja) 不揮発性半導体記憶装置
JP2009151865A (ja) 不揮発性半導体記憶装置とその書き込み方法
JP2007102865A (ja) 半導体集積回路装置
JP2012027966A (ja) 不揮発性半導体記憶装置
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
JP2012155798A (ja) 不揮発性半導体記憶装置
JP4960378B2 (ja) 不揮発性メモリの読み出し外乱を低減する方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120221

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees