KR101056559B1 - 반도체 메모리 장치 및 그 기입 방법 - Google Patents

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Abstract

각각이 전하 축적층과 워드선에 접속된 제어 전극을 갖는 복수의 메모리 셀로 이루어지는 페이지를 포함하고, 상기 복수의 메모리 셀의 전류 경로가 직렬 접속된 메모리 셀 열을 복수 구비한 메모리 셀 어레이와, 상기 메모리 셀 열의 전류 경로의 일단에 전기적으로 접속된 비트선과, 상기 메모리 셀 열의 전류 경로의 타단에 전기적으로 접속된 소스선과, 상기 비트선마다 설치되며 상기 메모리 셀에 기입된 데이터를 판독 가능한 복수의 센스 앰프 회로를 구비한 센스 앰프와, 상기 비트선마다 설치되며 상기 센스 앰프 회로에 전기적으로 접속되고, 상기 메모리 셀에 기입할 데이터를 유지 가능한 복수의 제1 래치 회로를 구비한 데이터 버퍼와, 기입 전압을 발생하는 전압 발생 회로와, 상기 전압 발생 회로 및 상기 데이터 버퍼를 제어하는 제어 회로를 갖고,
상기 제어 회로는, 상기 복수의 제1 래치 회로에 유지된 기입 데이터를, 각각의 상기 복수의 제1 래치 회로에 전기적으로 접속된 상기 비트선의 복수의 상기 메모리 셀에 일괄하여 기입하는 제1 기입을 행하고, 상기 제1 기입 후, 상기 기입 데이터를 상기 복수의 제1 래치 회로에 다시 유지시키고, 상기 메모리 셀에 베리파이 판독을 행하고, 상기 베리파이 판독에 의한 상기 복수의 센스 앰프 회로의 판독 데이터와, 상기 복수의 제1 래치 회로에 다시 유지시킨 상기 기입 데이터가 불일치인 경우에, 상기 유지시킨 상기 기입 데이터를 다시 상기 복수의 메모리 셀에 일괄하여 기입하는 제2 기입을 행하는 것을 특징으로 하는 반도체 기억 장치.
NAND형 플래시 메모리, 메모리 셀 어레이, 로우 디코더, 컬럼 디코더, 비트선 제어 회로

Description

반도체 메모리 장치 및 그 기입 방법{SEMICONDUCTOR MEMORY DEVICE AND WRITE METHOD THEREOF}
본 출원은 2007년 1월 23일자로 출원된 일본 특허 출원 번호 제2007-012941호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 반도체 기억 장치 및 그 기입 방법에 관한 것으로, 예를 들면 NAND형 플래시 메모리 등에 적용되는 것이다.
종래, 예를 들면 NAND형 플래시 메모리에서는, 제조 프로세스에서의 메모리 셀의 가공 형상 혹은 제조 시의 열 프로세스 등에 의해, 개개의 메모리 셀간에 기입 특성의 변동이 존재한다. NAND형 플래시 메모리의 판독 동작(read)은, 선택된 NAND 스트링 내의 판독 비선택 셀에 대해서도 패스 전위(Vpass)를 인가한다. 이 때문에, 상기 특성의 변동이 존재한 다음이라도, 모든 셀의 기입 전압(Vpgm)을 판독 전압(Vread) 이하로 정밀도 좋게 제어할 필요가 있다.
NAND형 플래시 메모리는, 기입 특성의 상기 변동을 억제하기 위해, 통상적으로 메모리 셀마다(비트마다) 베리파이(Verify) 기입을 행한다. 이 베리파이(Verify) 기입은, 우선 기입 동작을 행한 후에, 소정의 임계값 전압 Vth에 도달 하였는지의 여부를 메모리 셀마다(비트마다) 판정하는 베리파이 판독(Verify Read)을 행한다. 계속해서, 베리파이 판독에 의해, 기입 불충분으로 판정이 이루어진 메모리 셀에 한하여, 다시 베리파이 기입을 행한다. 베리파이 기입은, 앞서 행한 베리파이 기입 동작에 대해 기입 펄스의 전압을 소정의 값만큼 증가시켜 행한다(스텝 업 기입).
상기 베리파이 판독은, 비선택 셀에는 패스 전위를 인가하고, 또한 선택 셀에 판정 전위를 인가한다. 이 결과, 소정의 셀 전류가 흐른 경우, 메모리 셀에 기입된 데이터를 예를 들면 "0"으로 판정한다.
이 때의 셀 전류는, 주변 회로의 내부 저항, 비트선 저항, 비트선 컨택트 저항, NAND 스트링의 확산층 저항, 비선택 셀의 채널 저항, 소스선 컨택트 저항, 소스선 저항 등 다양한 기생 저항의 영향을 받는다. 이 중, 소스선의 기생 저항에 기인하는 소스선 노이즈의 영향이 크다.
소스선 노이즈는, 소스선에 흐르는 전류의 변화에 의해 발생한다. 또한, 소스선 노이즈는, 1개의 페이지를 액세스한 경우, 셀의 임계값 전압에 따라서 셀 전류가 변화되기 때문에, 그 크기가 주위의 셀의 임계값 전압 Vth의 패턴에 의존하여 변동한다. 따라서, 주위의 셀의 임계값 전압 Vth가 변동하면, 그 셀의 판독 임계값 전압 Vth도 변동하게 된다.
소스선 노이즈의 영향이 특히 현저하게 나타나는 것은, 데이터 기입 초기로 서, 기입이 빠른 셀이 기입이 느린 셀의 임계값 전압 Vth가 아직 낮은(셀 전류가 많은) 상태에서 베리파이 판독(Verify Read)되는 경우이다. 이 경우, 베리파이 판독(Verify Read) 시에는 소스선의 전위 강하가 커서, 그 셀의 임계값 전압 Vth는, 높아 보이는 상태에서 판정되기 때문에, 베리파이 전압을 만족시킨 셀이라고 오판정되게 된다.
한편, 기입이 종료에 근접하면, 페이지 내의 모든 셀의 임계값 전압이 소정의 임계값 전압에 근접한다. 이 때문에, 소스선의 전위 강하가 감소하고 있어, 소스선 노이즈의 영향은 적고, 베리파이 전압에 근접하여 각 셀의 임계값 전압이 판정된다. 이와 같은 기입 동작의 경우, 상기 오판정된 셀(기입이 빠른 셀)은, 베리파이 전압을 만족시키지 않게 된다. 이 결과, 셀에 설정된 임계값 전압이 소정의 임계값 전압보다 낮아져, 판독 마진이 저감되게 된다.
본 출원의 발명에 관련하는 공지 문헌으로서는, 다음과 같은 일본 특허 공개 제2000-48582호 공보가 있다. 본 일본 특허 공개 제2000-48582호 공보에는, 메모리 셀의 공통 소스선의 전위의 부유에 기인하는 기입 불량의 방지에 관한 반도체 기억 장치가 기재되어 있다.
본 발명의 일 양태에 따른 반도체 메모리 장치는, 복수의 메모리 셀 열이 각각 제1 방향을 따라 배치되어 있는 메모리 셀 어레이 - 각각의 메모리 셀 열은 전류 경로들이 제1 방향과 수직인 제2 방향을 따라 직렬로 접속되어 있는 복수의 메모리 셀을 포함하며, 메모리 셀들 각각은 전하 축적층과 제어 전극을 가지며, 제어 전극은 제1 방향으로 연장되며 인접 메모리 셀 열에 위치하는 메모리 셀에 접속됨 - 과, 제2 방향으로 연장되어 있는 복수의 비트선 - 각각의 비트선은 관련된 메모리 셀 열의 전류 경로의 일단에 전기적으로 접속되어 있음 - 과, 제1 방향으로 연장되며, 메모리 셀 열들의 전류 경로들의 타단에 전기적으로 접속되는 소스선과, 복수의 센스 앰프 회로를 포함하는 센스 앰프 - 각각의 센스 앰프 회로는 각각 비트선들 중의 하나에 전기적으로 접속됨 - 와, 복수의 제1 래치 회로를 포함하는 데이터 버퍼 - 각각의 제1 래치 회로는 비트선들 중의 하나에 전기적으로 접속됨 - 와, 외부 장치로부터의 데이터를 유지시키는 데이터 입력 단자와, 제1 베리파이 기입 동작 및 제2 베리파이 기입 동작을 실행하는 제어 회로를 포함하며, 제1 베리파이 기입 동작은 데이터 입력 단자로부터의 데이터를 각각의 제1 래치 회로에 로드하는 단계와, 제1 래치 회로들에 각각 로드된 데이터를 각각 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 기입하는 단계와, 메모리 셀들에 기입된 데이터를 센스 앰프 회로들 내로 읽어들이는 단계와, 기입된 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와, 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며, 제2 베리파이 기입 동작은 데이터 입력 단자로부터의 데이터를 제1 래치 회로들 각각에 재로드하는 단계와, 메모리 셀들에 기입된 데이터를 센스 앰프 회로들 내로 재저장하는 단계와, 제1 래치 회로들에 저장된 재로드된 데이터의 제1 값들과 센스 앰프 회로들에 저장된 재저장된 데이터의 제2 값들을 비교하는 단계와, 제1 값이 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함한다.
삭제
본 발명의 일 양태에 따른 반도체 기억 장치의 데이터 기입 방법은, 제1 베리파이 기입 동작과 제2 베리 파이 기입 동작을 실행하는 단계를 포함하며, 제1 베리파이 기입 동작은 입출력 단자로부터의 데이터를 각각의 제1 래치 회로에 로드하는 단계와, 제1 래치 회로들에 각각 로드된 데이터를 각각 비트선들 중의 하나와 접속된 메모리 셀에 기입하는 단계와, 메모리 셀들에 기입된 데이터를 복수의 센스 앰프 회로들 내로 읽어들이는 단계 - 센스 앰프 회로들의 각각은 각각 비트선들 중의 하나와 접속됨 - 와, 기입된 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와, 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며, 제2 베리파이 기입 동작은 입출력 단자로부터의 데이터를 각각의 제1 래치 회로들에 재로드하는 단계와, 메모리 셀들에 기입된 데이터를 센스 앰프 회로들 내로 재저장하는 단계와, 제1 래치 회로들에 저장된 재로드된 데이터의 제1 값들과 센스 앰프 회로들에 저장된 재저장된 데이터의 제2 값들을 비교하는 단계와, 제1 값이 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함한다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이 설명에서는, 전체 도면에 걸쳐 공통의 부분에는 공통의 참조 부호를 붙인다.
[제1 실시 형태]
<1. 전체 구성예(NAND형 플래시 메모리)>
우선, 도 1 및 도 2를 이용하여, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 전체 구성예를 설명한다. 도 1 및 도 2는, 이 실시 형태에 따른 반도체 기억 장치로서, NAND형 플래시 메모리(10)를 도시하는 블록도이다. 이 실시 형태에서는, 반도체 기억 장치의 일 구성예로서, NAND형 플래시 메모리를 예로 들어, 이하에 설명한다.
도 1에 도시한 바와 같이, 이 실시 형태에 따른 NAND형 플래시 메모리(10)는, 제어 신호 및 제어 전압 발생 회로(11), 메모리 셀 어레이(12), 로우 디코더(13), 컬럼 디코더(14), 데이터 입출력 단자(15), 비트선 제어 회로(17)를 구비하고 있다.
도 2에 도시한 바와 같이, 제어 신호 및 제어 전압 발생 회로(11)는 전압 발생 회로(21) 및 제어 회로(22)를 구비하고, 메모리 셀 어레이(12), 로우 디코더(13), 비트선 제어 회로(17)를 제어하도록 구성되어 있다. 제어 신호 및 제어 전압 발생 회로(11)는, 예를 들면 제어 신호 입력 단자(도시하지 않음)에 전기적으 로 접속되고, 예를 들면 호스트 기기로부터 제어 신호 입력 단자를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블) 등에 의해 제어된다.
전압 발생 회로(21)는 제어 회로(22)의 제어에 따라서, 기입 전압 Vpgm 등의 소정의 전압을 발생하도록 구성되어 있다.
제어 회로(22)는 전압 발생 회로(21) 및 비트선 제어 회로(17)를 제어하도록 구성되어 있다.
비트선 제어 회로(17)는 센스 앰프(18)와 데이터 버퍼(20)에 의해 구성되어 있다. 센스 앰프(18)는 비트선 BL0∼BLm+1에 각각 접속된 복수의 센스 앰프 회로 S/A에 의해 구성되어 있다.
데이터 버퍼(20)는, 각 센스 앰프 회로 S/A에 접속된 복수의 제1 래치 회로 D1에 의해 구성되어 있다.
컬럼 디코더(14)는 비트선 제어 회로(17)에 접속되어 있다. 컬럼 디코더(14)는 데이터 입출력 단자(15)로부터 입력된 기입 데이터를, 데이터 버퍼(20) 내의 소정의 제1 래치 회로 D1에 공급하도록 구성되어 있다.
메모리 셀 어레이(12)는, 복수의 블록(…, Blockn-1, Blockn, Blockn+1, …)에 의해 구성되어 있다. 예를 들면, 각 블록(…, Blockn-1, Blockn, Blockn+1, …)은, 1개의 메모리 셀 트랜지스터 MT0∼MTm+1에 1 비트의 데이터를 기록하는 것이 가능한 SLC(Single Level Cell) 영역으로서 구성된 2치 NAND형 플래시 메모리이다. 또한, 후술하는 제3 실시 형태에 설명하는 바와 같이, 상기 각 블록(…, Blockn-1, Blockn, Blockn+1, …)이 1개의 메모리 셀 트랜지스터 MT0∼MTm+1에 다 비트의 데이터를 기록하는 것이 가능한 MLC(Multi Level Cell) 영역으로서 구성된 다치 NAND형 플래시 메모리인 경우이어도 된다.
본 예의 경우, 블록 Blockn은, 32개의 워드선 WL0∼WL31과 m+2개의 비트선 BL0∼BLm+1과의 교차 위치에 매트릭스 형상으로 배치된 복수의 메모리 셀 트랜지스터 MT0∼MTm+1을 구비하고 있다.
메모리 셀 트랜지스터 MT0∼MTm+1의 각각은, 반도체 기판(예를 들면, P형 실리콘 기판) 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 부유 전극 FG, 부유 전극 FG 상에 형성된 게이트간 절연막, 게이트간 절연막 상에 형성된 제어 전극 CG를 구비한 적층 구조이다. 각 행에 배치된 메모리 셀 트랜지스터 MT0∼MTm+1의 제어 전극 CG는, 워드선 WL0∼WL31 중 어느 하나에 공통 접속되어 있다.
각 워드선 WL0∼WL31에 각각 접속된 복수의 메모리 셀 트랜지스터 MT0∼MTm+1은, 1 페이지를 구성한다. 예를 들면, 도 2 중의 파선으로 나타내는 워드선 WL2에 접속된 복수의 메모리 셀 트랜지스터 MT0∼MTm+1은 1 페이지(PAGE2)를 구성한다.
각 열에 배치된 메모리 셀 트랜지스터는, 전류 경로인 소스/드레인을 공유하고, 각각의 전류 경로의 일단 및 타단이 직렬 접속되고, NAND 셀 열(메모리 셀 열)(19)을 구성하고 있다. 본 예에서, NAND 셀 열(메모리 셀 열)(19)은 32개 접속하도록 배치되어 있다. NAND 셀 열(메모리 셀 열)(19)은, 선택 트랜지스터 ST1, ST2에 의해 선택된다.
선택 트랜지스터 ST1의 게이트는 셀렉트 게이트선 SGD에 공통 접속되고, 선 택 트랜지스터 ST2의 게이트는 셀렉트 게이트선 SGS에 공통 접속되어 있다. 선택 트랜지스터 ST1의 드레인은, 비트선 BL0∼BLm+1 중 어느 하나에 접속되어 있다. 선택 트랜지스터 ST2의 소스는, 소스선 SRC에 접속되어 있다.
소스선 SRC는, 비트선 방향(컬럼 방향)으로 인접하는 블록 Block에서 공유되고 있다. 예를 들면, 도시하는 소스선 SRC는, 블록 Blockn과 블록 Blockn+1에서 공유된다.
또한, 열에 배치된 메모리 셀 트랜지스터의 개수는, 본 예의 32개에 한하지 않고, 예를 들면 8개, 16개 등 그 이상이어도 된다. 또한, 선택 트랜지스터 ST1, ST2는 NAND 셀 열(19)을 선택할 수 있는 구성이면, 선택 트랜지스터 ST1, ST2 중 어느 한쪽만이 설치되어 있어도 된다.
또한, 상기 1 페이지(PAGE)마다 데이터를 기입, 판독을 행하기 위해, 페이지(PAGE)는 기입 단위 및 판독 단위이다. 소거 동작은, 블록 Blockn 단위로 일괄하여 행한다. 즉, 블록 Blockn-1∼Blockn+1 내의 모든 제어 전극 CG에 소거 전압 Vera를 인가하여 부유 전극 FG 내의 전자를 반도체 기판 내로 방출함으로써 행한다.
로우 디코더(13)는, 메모리 셀 어레이(12)에 전기적으로 접속되고, 메모리 셀 어레이(12) 내의 워드선 WL0∼WL31을 선택하고, 선택한 워드선 WL0∼WL31에 판독, 기입 혹은 소거에 필요한 전압을 인가하도록 구성되어 있다. 본 예의 경우, 로우 디코더(13)는, 전송 게이트선 TG에 게이트가 공통 접속된 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, 전송 트랜지스터 TR0∼TR31을 구비하고 있다. 트랜지스퍼 게이트 트랜지스터 TGTD, TGTS는, 셀렉트 게이트선 SGS, SGD에 접속되어 있다. 전송 트랜지스터 TR0∼TR31은, 각 워드선 WL0∼WL31에, 소거 전압 Vera, 기입 전압 Vpgm 등의 소정의 전압을 전송하도록 구성되어 있다.
비트선 제어 회로(17)는, 비트선 BL0∼BLm+1을 통하여 메모리 셀 어레이(12) 내의 메모리 셀 트랜지스터 MT0∼MTm+1의 데이터를 판독하거나, 비트선 BL0∼BLm+1을 통하여 메모리 셀 트랜지스터 MT0∼MTm+1의 상태를 검출하거나, 비트선 BL0∼BLm+1을 통하여 메모리 셀 트랜지스터 MT0∼MTm+1에 기입 전압을 인가하여 메모리 셀 트랜지스터 MT0∼MTm+1에 기입을 행하도록 구성되어 있다.
각 제1 래치 회로 D1은, 컬럼 디코더(14)로부터 공급되는 기입 데이터를 유지한다. 또한, 각 제1 래치 회로 D1은, 센스 앰프(18)에 의해 판독된 메모리 셀 트랜지스터 MT0∼MTm+1로부터의 데이터를 유지한다. 데이터 버퍼(20)의 각 제1 래치 회로 D1에 유지된 데이터는, 컬럼 디코더(14)를 통하여 데이터 입출력 단자(15)로부터 외부로 출력된다.
<2. 기입 동작>
다음으로, 이 실시 형태에 따른 반도체 기억 장치의 기입 동작에 대해, 도 3 내지 도 15를 이용하여 설명한다. 이하, 이 설명에서는, 도 3의 플로우도에 의거하여 설명한다. 본 예에서는, 메모리 셀 어레이(12) 내의 파선으로 나타내는 1 페이지(PAGE2)를 기입하는 경우를 일례로 들어 설명한다.
(스텝 ST1(기입 데이터 로드))
우선, 도 3 및 도 4에 도시한 바와 같이, 컬럼 디코더(14)는, 입출력 단 자(15)로부터 입력된 기입 데이터(페이지 데이터)를 제1 래치 회로 D1 중 어느 하나에 공급하도록 데이터 버퍼(20)를 제어한다(데이터 로드(data load)).
(스텝 ST2(베리파이 기입))
계속해서, 도 5에 도시한 바와 같이, 제어 회로(22)는, 제1 래치 회로 D1 중의 기입 데이터에 따라서 전압 발생 회로(21)에 소정의 기입 전압 Vpgm 등을 발생시켜, 페이지 PAGE2의 메모리 셀 트랜지스터 MT0∼MTm+1에 데이터 기입을 행한다. 보다 구체적으로는, 제어 회로(22)는 선택 NAND 셀 열(19)의 비선택 셀에 대해 패스 전위(Vpass)를 인가하여, NAND 셀 열(19)의 전류 경로를 도통시키도록 제어한다. 계속해서, 제어 회로(22)는 페이지 PAGE2 내의 기입 셀 MT0, MTm의 제어 전극 CG에 기입 전압 Vpgm을 인가하고, 기입 셀 MT0, MTm의 부유 전극 FG에 전자를 주입("0" 기입)하도록 제어한다.
여기서, 개개의 메모리 셀 트랜지스터 MT0∼MTm+1 사이에는, 제조 프로세스에서의 셀 형상 혹은 제조 공정 시의 열 프로세스 등의 변동 요인에 의해, 기입 특성의 변동이 존재한다. 그 때문에, 이 페이지 PAGE2 내의 기입 셀 MT0∼MTm+1 중에서도, 기입이 빠른 셀군 MTfast(예를 들면, 여기서는 메모리 셀 트랜지스터 MT0)와, 기입이 느린 셀군 MTlate(예를 들면, 여기서는 메모리 셀 트랜지스터 MTm)가 존재한다.
계속해서, 페이지 PAGE2의 페이지 데이터를 일괄하여 판독하는 베리파이 판독(Verify Read)을 행한다. 도 6에 도시한 바와 같이, 이 기입의 초기에서는, 전술한 바와 같이, 소스선 노이즈가 크기 때문에, 센스 앰프 회로 S/A에 의해 측정되 는 임계값 분포(25)는, 실제의 임계값 분포(26)보다도 그 임계값 전압 Vth가 크게 측정된다.
그 때문에, 기입이 빠른 셀군 MTfast(MT0)의 임계값 전압은, 기입의 초기에서, 베리파이 전압 Vverify를 초과한(이미 기입이 종료되어 있는) 것으로 오판정된다. 이 때문에, 기입이 빠른 셀군 MTfast(MT0)에 대해서는, 베리파이 기입 동작은 행해지지 않는다.
한편, 스텝 ST2의 초기 시에서, 기입이 느린 셀군 MTlate(메모리 셀 트랜지스터 MTm)의 임계값 전압은, 아직 베리파이 전압 Vverify를 초과하지 않아, 아직 기입이 종료되어 있지 않다는 것으로 판정된다.
그 때문에, 계속해서, 도 7에 도시한 바와 같이, 기입이 느린 셀군 MTlate(MTm)에 대해서는, 소정의 베리파이 전압 Vverify에 도달할 때까지, 상기와 마찬가지의 베리파이 기입 및 베리파이 판독을 반복하여 행한다. 구체적으로는, 상기한 바와 같이, 센스 앰프 S/A에 페이지 데이터를 일괄하여 판독하는 베리파이 판독을 행하여, 소정의 베리파이 전압 Vverify에 도달하였는지의 여부를 비트마다 판정한다. 기입 불충분으로는 판정이 이루어진 비트에만 상기 베리파이 기입을 행한다. 이 베리파이 기입 시에는, 앞의 데이터 기입 시의 기입 전압 Vpgm의 펄스의 전압을 소정의 값만큼 증가시킨 스텝 업 폭이 있는 전압 ΔVpgm을 더 가한 기입 전압(Vpgm+ΔVpgm)을 인가하여 행하는 것도 가능하다. 또한, 이 베리파이 기입 시의 기입 펄스의 전압을 어느 정도 증가시킬지는, 최종적으로 얻어지는 임계값 Vth의 분포 폭의 넓이와, 모든 메모리 셀 트랜지스터 MT의 기입을 종료시킬 때까지의 시 간에 관계되고, 필요에 따른 파라미터에 의해 결정된다.
그러나, 이 기입 종료 시에는 소스선 노이즈가 작기 때문에, 센스 앰프 회로 S/A에 의해 측정되는 임계값 분포는, 실제의 임계값 분포와 거의 일치한다. 그 결과, 기입이 느린 셀군 MTlate(MTm)의 임계값 전압은, 소정의 베리파이 전압 Vverify를 초과한 것으로서 정확하게 판정된다. 따라서, 기입이 느린 셀군 MTlate(MTm)는, 소스선 노이즈의 영향이 작기 때문에, 상기 기입이 빠른 셀군 MTfast(MT0)와 같은 오판정은 생기기 어렵다.
이와 같은 베리파이 기입 및 베리파이 판독을 반복하여, 페이지 PAGE2를 소정의 임계값 분포로 한다. 그러나, 도 7에 도시한 바와 같이, 기입이 빠른 셀군 MTfast(MT0)는, 소스선 노이즈에 의해 오판정되어 있고, 아직 베리파이 전압 Vverify를 만족시키고 있지 않다.
<소스선 노이즈에 대해>
다음으로, 상기 기입 동작(스텝 ST2)의 베리파이 판독 시에 발생하는 소스선 노이즈에 대해, 도 8 내지 도 12를 이용하여 보다 상세하게 설명한다.
이 소스선 노이즈는, 주로 소스선 SRC의 배선 저항의 기생 용량에 기인하기 때문에, 소스선 SRC에 흐르는 셀 전류의 다소에 의해 변동된다. 결과적으로, 이 소스선 노이즈는 베리파이 판독 시에, 센스 앰프 회로 S/A의 판정에서, 기입이 빠른 셀군 MTfast(MT0)의 임계값 전압 Vth가 커지도록 작용한다.
즉, 도 8에 도시한 바와 같이, 상기 스텝 ST2의 초기 시의 베리파이 판독 시에는, 우선 비트선 BL0∼BLm+1에 소정의 전압을 인가하여 충전을 행한다. 계속해 서, NAND 셀 열(19) 내의 비선택 셀에 패스 전위(Vpass)를 인가하고, 페이지 PAGE2 내의 선택 셀 MT0∼MTm+1의 제어 전극 CG에 판정 전압을 인가한다. 계속해서, 선택 셀 MT0∼MTm+1의 전류 경로의 셀 전류를 비트선 BL0∼BLm+1에 방전하고, 비트선 BL0∼BLm+1의 전압이, 소정의 판정 전압 Vsense를 초과하는지의 여부에 의해 행해진다.
예를 들면, 이 ST2의 초기인 베리파이 판독 시의, 비트선 BL0∼BLm+1 전압은, 도 9와 같이 도시한다. 도시한 바와 같이, 시각 t1 내지 t2 사이에서, 센스 앰프 회로 S/A가 비트선 BL0∼BLm+1의 전압 강하를 측정함으로써, 메모리 셀 트랜지스터 MT0∼MTm+1이 기입 종료인지의 여부를 판정한다.
여기서, 기입이 빠른 셀군 MTfast의 기입이 종료되었을 때에는, 주위의 메모리 셀 MT1∼MTm+1의 기입이 종료되어 있지 않기 때문에, 임계값 전압 Vth가 아직 낮고, 셀 전류 IMT1∼IMTm+1이 많은 상태에서 베리파이 판독이 이루어지고 있다. 그 때문에, 소스선 SRC에는 많은 셀 전류 IMT1∼IMTm+1이 유입되어, 큰 소스선 노이즈가 발생하기 때문에, 소스선 SRC의 전압이 크게 상승한다.
그 때문에, 도 9에 도시한 바와 같이, 기입이 빠른 셀군 MTfast(MT0)가 판정되는 실선 0 데이터 비트선 전압 VBL "0"'는, 소스선 노이즈에 의한 소스선 SRC의 전압(31)이 크게 상승하는 것에 수반하여 상승하고, 그 결과, 판정 전압 Vsense를 초과한다. 따라서, 기입이 빠른 셀군 MTfast(MT0)는, 원래 미기입임에도 불구하고, 센스 앰프 회로 S/A에 의해 기입 종료이다라고 오판정되게 된다.
그 후, 도 8에 도시한 바와 같이, 기입이 빠른 셀군 MTfast(MT0)에 접속된 센스 앰프 회로 S/A의 값은, 기입 종료로서 반전("0"→"1")된다. 그 때문에, 이후, 기입이 빠른 셀군 MTfast(MT0)에 대해서는, 베리파이 기입은 행해지지 않는다.
한편, 계속해서, 도 10에 도시한 바와 같이, 기입 동작 종료 시(스텝 ST2 종료 시)에는, 기입이 느린 셀군 MTlate(MTm)는, 주위의 셀 MT0∼MTm+1의 기입이 종료된 상태에서 베리파이 판독된다.
그 때문에, 이 때에 있어서는 주위의 메모리 셀 MT0∼MTm+1의 기입이 종료되어 있기 때문에, 임계값 전압 Vth가 높고, 셀 전류 IMT0∼IMTm+1이 적은 상태에서 베리파이 판독이 이루어지고 있다. 따라서, 소스선 SRC에는, 적은 셀 전류 IMT0∼IMTm+1이 유입되어, 큰 소스선 노이즈는 발생하지 않아, 소스선 SRC의 전압의 상승 폭은 적다.
그 때문에, 도 11에 도시한 바와 같이, 기입이 느린 셀군 MTlate(MTm)는, 소스선 노이즈에 의해 소스선 SRC의 전압이 크게 상승하는 일은 없기 때문에, 실선 0 데이터 비트선 전압 VBL "0"에 의해 판단되고, 센스 앰프 회로 S/A에 의한 오판정은 이루어지지 않는다.
한편, 이 때에 있어서 베리파이 판독을 행하면, 기입이 빠른 셀군 MTfast(MT0)는, 파선 실선 0 데이터 비트선 전압 VBL "0"'로부터 실선 0 데이터 비트선 전압 VBL "0"에 의해 판단되기 때문에, 아직 기입이 종료되어 있지 않다고 판단된다.
그 때문에, 이하의 스텝 ST3 내지 ST5에 따른(소스선 노이즈용) 추가 기입을 행하여, 판독 마진을 증대시킨다.
또한, 상기한 바와 같이, 소스선 노이즈의 크기는, 상기 셀 전류 IMT0∼IMTm+1의 값에 의해 변동된다. 즉, 소스선 노이즈는, 어느 정도의 셀 전류 IMT0∼IMTm+1이 유입되는지에 따라, 전압 강하의 값이 결정된다. 그 때문에, 소스선 노이즈의 크기에 의한 소스선 전압(31)의 상승 폭은, 주위의 메모리 셀 트랜지스터 MT0∼MTm+1의 기입 데이터 패턴에 의존한다. 이 소스선 노이즈의 크기를 결정하는 메모리 셀 트랜지스터 MT0∼MTm+1의 기입 데이터 패턴은, 외부의 어드레스 등에 의해 결정되는 것이다. 따라서, 소스선 노이즈의 크기는, 사전에 예측하는 것이 곤란한 것이다.
(스텝 ST3(기입 데이터 재로드(reload)))
계속해서, 도 12에 도시한 바와 같이, 스텝 ST3에서 제어 회로(22)는 입출력 단자(15)로부터 다시 기입 데이터(페이지 데이터)를 제1 래치 회로 D1의 각각에 공급하도록 데이터 버퍼(20)를 제어한다(reload).
(스텝 ST4(베리파이 판독(Verify Read1))
계속해서, 도 13에 도시한 바와 같이, 스텝 ST4에서, 상기와 마찬가지의 베리파이 판독을 행한다. 예를 들면, 페이지 PAGE2의 메모리 트랜지스터 MT0∼MTm+1의 기입 데이터를 센스 앰프 S/A에 각각 판독하고, 베리파이 판독을 행한다.
그리고, 판독된 임계값 전압 Vth가, 소정의 베리파이 전압 Vverify를 만족시키는 경우에는, 이후의 (소스선 노이즈용) 추가 기입(ST5)을 행하지 않고, 이 기입 동작을 종료한다. 이는, 소스선 노이즈의 크기에 의한 소스선 전압(31)의 상승 폭은, 주위의 메모리 셀 트랜지스터 MT0∼MTm+1의 기입 데이터 패턴에 의존한다. 그 때문에, 기입 데이터 패턴에 따라서는, 기입이 빠른 셀군 MTfast(MT0)라도, 오판정이 이루어지지 않는 경우가 있기 때문이다.
한편, 판독된 임계값 전압 Vth가, 상기의 소스선 노이즈에 의해, 소정의 베리파이 전압 Vverify를 만족시키지 않는 경우에는, 이하의 (소스선 노이즈용) 추가 기입(ST5)을 행한다. 본 예의 경우에는, 기입이 빠른 셀군 MTfast(MT0)의 데이터를 판독한 센스 앰프 S/A의 값 "1"과, 상기 스텝 ST3에서 리로드한 제1 래치 회로 D1의 값 "0"이 불일치이다. 그 때문에, 베리파이 전압 Vvefify를 만족시키지 않는다.
(스텝 ST5(소스선 노이즈용 추가 기입(Verify Write2)))
계속해서, 도 14에 도시한 바와 같이, 제어 회로(22)는 스텝 ST3에서의 제1 래치 회로 D1 내의 다시 공급된 기입 데이터에 따라서, 전압 발생 회로(21)의 전압값을 제어하고, 상기와 마찬가지의 페이지 PAGE2의 메모리 셀 트랜지스터 MT0∼MTm+1에 일괄하여 추가의 베리파이 기입을 행한다. 계속해서, 마찬가지의 베리파이 판독을 행한다. 이와 같이, 페이지 PAGE2의 메모리 셀 트랜지스터 MT0∼MTm+1이 베리파이 전압을 만족시킬 때까지, 추가의 베리파이 기입 및 베리파이 판독을 반복한다.
그 결과, 도 14 중에 파선으로 나타내는 기입이 빠른 셀 MTfast(MT0)의 임계값 전압 Vth를 증대할 수 있어, 소정의 베리파이 전압 Vverify를 만족시킨 임계값 전압으로 할 수 있다.
덧붙여, 도 15에 도시한 바와 같이, 이 추가 기입(스텝 ST5) 시에는, 상기 베리파이 기입(스텝 ST2) 시보다도, 기입 전압 Vpgm의 최대값 Vpgm_max'(또는 펄스 인가 횟수)를 저감할 수 있다(최대 전압값 Vpgm_max'<최대 전압값 Vpgm_max). 그 때문에, 이 추가 기입(스텝 ST5) 시에 필요한 기입 시간은, 상기 베리파이 기입(스텝 ST2) 시보다도 저감할 수 있다. 따라서, 이 추가 기입(스텝 ST5)에 의한 기입 동작의 증대 시간을 최소한으로 할 수 있다. 예를 들면, 본 예의 경우, 이 추가 기입(스텝 ST5) 시의 기입 전압의 최대값 Vpgm_max'(펄스 인가 횟수)는, 상기 베리파이 기입(스텝 ST2) 시의 기입 전압의 최대값 Vpgm_max(펄스 인가 횟수)에 비해, 1/3∼1/2 정도로 할 수 있다.
이는, 상기한 바와 같이, 소스선 노이즈의 영향은, 상기 셀군 MTfast(본 예에서는, MT0)는 기입이 빠르기 때문에, 기입이 빠른 셀군 MTfast(본 예에서는, MT0)에 의해 현저하다. 한편, 기입이 느린 셀군 MTlate(본 예에서는, MTm)는 기입 특성이 느리기 때문에, 기입이 느린 셀군 MTlate(MTm)의 임계값 분포 Vth의 이동은 적다. 그 결과, 기입이 빠른 셀군 MTfast(MT0)의 임계값 분포만 소정의 베리파이 전압 Vverify를 만족시키도록 이동할 수 있고, 또한 이 추가 기입 ST5에서의 임계값 분포 Vth의 전체의 이동은 적게 할 수 있기 때문에, 신뢰성이 저감되는 것을 방지할 수 있다.
<3. 이 실시 형태에 따른 효과>
이 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법에 따르면, 적어도 하기 (1) 내지 (3)의 효과가 얻어진다.
(1) 소스선 노이즈가 발생한 경우라도, 판독 마진을 증대할 수 있다.
상기한 바와 같이, 이 실시 형태에 따른 반도체 기억 장치는 제어 회로(22)를 구비하고 있다. 이 제어 회로(22)는, 복수의 제1 래치 회로 D1에 유지된(ST1) 기입 데이터를, 각각의 복수의 제1 래치 회로 D1에 전기적으로 접속된 상기 비트선 BL0∼BLm+1의 복수의 상기 메모리 셀 MT0∼MTm+1에 일괄하여 기입한다(ST2). 계속해서, 일괄하여 기입한 후, 기입 데이터를 복수의 제1 래치 회로 D1에 다시 유지시킨다(ST3). 계속해서, 메모리 셀 MT0∼MTm+1에 베리파이 판독을 행하고, 베리파이 판독에 의한 복수의 센스 앰프 회로 D1의 판독 데이터와, 복수의 제1 래치 회로에 다시 유지시킨 기입 데이터가 불일치인 경우(ST5)에, 유지시킨 기입 데이터를 다시 복수의 메모리 셀 MT0∼MTm+1에 일괄하여 기입할 수 있다(ST5).
그 때문에, 도 14에 도시한 바와 같이, 소스선 노이즈에 의해 잘못 판정된 기입이 빠른 셀 MTfast(본 예에서는, MT0)의 임계값 전압 Vth를 증대할 수 있어, 소정의 베리파이 전압 Vverify를 만족시킨 임계값 전압으로 할 수 있다.
결과, 도 16에 도시한 바와 같이, 소스선 노이즈에 기인한 노이즈 전압 ΔVno1을 제거한 상태에서, 페이지 판독 동작(read)을 행할 수 있기 때문에, 판독 마진 전압을, 마진 전압 ΔVm1로부터 마진 전압 ΔVm1'까지 증대할 수 있다.
예를 들면, 본 예와 같이, 메모리 셀 어레이(12)가 2치 NAND형 플래시 메모리로서 구성된 경우, 판독 마진의 증대율은 노이즈 전압값 ΔVno1/마진 전압값 ΔVm'로 되어, 10％ 정도로 된다.
한편, 후술하는 제3 실시 형태에 설명하는 바와 같이, 메모리 셀 어레이(12)가 다치 NAND형 플래시 메모리로서 구성된 경우에는, 임계값 분포간의 마진 전압 이 보다 좁아지지만, 노이즈 전압 ΔVno1의 크기는 변하지 않기 때문에, 판독 마진의 증대율을 보다 크게 할 수 있다.
여기서, 상기 소스선 노이즈에 의한 소스선 SRC의 전압 상승(31)의 크기는, 페이지의 메모리 셀 트랜지스터 MT0∼MTm+1의 기입 데이터 패턴에 의존하기 때문에, 예측 곤란한 것이다. 따라서, 소스선 노이즈가 발생한 경우라도 판독 마진을 증대시키기 위해서는, 본 예와 같은 추가 기입 동작(ST5)을 행하는 것이 유효로 된다.
또한, 메모리 셀 트랜지스터 MT0∼MTm+1의 미세화와 메모리 셀 어레이(12)의 대용량화에 수반하여, 동일 페이지에 배치되는 셀의 수는 증가하고, 또한 소스선 전위가 상승한 경우의 셀의 임계값 전압 Vth 상승(백 바이어스 효과)의 영향은 점차로 확대되고 있다. 그 때문에, 소스선 노이즈의 영향이 증대된다. 따라서, 본 발명은, 메모리 셀 트랜지스터 MT0∼MTm+1의 미세화와 메모리 셀 어레이(12)의 대용량화에 대해 유리하다.
(2) 추가 기입(스텝 ST5)의 기입 시간을 저감할 수 있다.
덧붙여, 도 15에 도시한 바와 같이, 이 추가 기입(스텝 ST5) 시에는, 상기 베리파이 기입(스텝 ST2) 시보다도, 기입 전압 Vpgm의 최대값 Vpgm_max'(인가 횟수)를 저감할 수 있다. 그 때문에, 이 추가 기입(스텝 ST5) 시에 필요한 기입 시간을 저감할 수 있다. 따라서, 이 추가 기입(스텝 ST5)에 의해 증대되는, 기입 동작 전체의 시간의 증대를 최소한으로 할 수 있다.
이는, 상기한 바와 같이, 소스선 노이즈의 영향은 기입이 빠른 셀군 MTfast(MT0)에 의해 현저한 바, 상기 셀군 MTfast(MT0)는 기입이 빠르기 때문이다. 한편, 기입이 느린 셀군 MTlate(MTm)는 기입 특성이 느리기 때문에, 기입이 느린 셀군 MTlate(MTm)의 임계값 분포 Vth의 이동은 적다. 그 결과, 기입이 빠른 셀군 MTfast(MT0)의 임계값 분포만 소정의 베리파이 전압 Vverify를 만족시키도록 이동할 수 있고, 또한 이 추가 기입 ST5에서의 임계값 분포 Vth의 전체의 이동은 적게 할 수 있기 때문에, 신뢰성이 저감되는 것을 방지할 수 있다.
(3) 제조 코스트의 저감에 대해 유리하다.
상기 소스선 노이즈를 저감하고자 하는 경우, 예를 들면 소스선 SRC에 저항값을 저감하기 위한 보강 등을 행하면 된다라고도 생각된다. 그러나, 소스선 SRC에 저항값을 저감하기 위한 보강 등을 행하기 위해서는, 별도로 그를 위한 제조 프로세스가 발생하여, 제조 코스트가 증대된다.
본 예의 경우에는, 소스선에 대해 이러한 보강 등을 행할 필요가 없기 때문에, 별도로 새로운 제조 프로세스를 하등 발생시키는 것 없이, 소스선 노이즈를 저감할 수 있기 때문에, 제조 코스트의 저감에 대해 유리하다.
[제2 실시 형태(데이터 래치 회로를 더 구비하는 일례)]
다음으로, 제2 실시 형태에 따른 반도체 기억 장치에 대해, 도 17 내지 도 19를 이용하여 설명한다. 이 실시 형태는, 제2 래치 회로 D2를 더 구비하는 일례에 관한 것이다. 이 설명에서, 상기 제1 실시 형태와 중복되는 부분의 상세한 설명을 생략한다.
<구성예>
도시한 바와 같이, 제2 실시 형태에 따른 반도체 기억 장치는, 데이터 버퍼(20)가 제2 래치 회로 D2를 더 구비하고 있는 점에서 상기 제1 실시 형태와 상위하다.
제2 래치 회로 D2의 각각은, 입력이 컬럼 디코더(14)에 전기적으로 접속되고, 출력이 제1 래치 회로 D1의 입력에 접속되어 있다.
<기입 동작>
다음으로, 이 실시 형태에 따른 반도체 기억 장치의 기입 동작에 대해 설명한다. 이 설명에서는, 도 18의 플로우도에 의거하여 설명한다. 본 예에서는, 스텝 ST1에서 기입 데이터를 제1, 제2 래치 회로 D1, D2에 각각 공급하고, 스텝 ST3에서 제2 래치 회로 D2의 기입 데이터(페이지 데이터)를 제1 래치 회로 D1에 카피하는 점에서 상기 제1 실시 형태와 상위하다.
(스텝 ST3(기입 데이터 카피(데이터 래치 D2→데이터 래치 D1)))
즉, 도 19에 도시한 바와 같이, 스텝 ST3에서, 제어 회로(22)는 제2 래치 회로 D2에 유지되어 있는 기입 데이터를 제1 래치 회로 D1의 각각에 카피하도록 데이터 버퍼(20)를 제어한다(데이터 카피(data copy)).
이는, 베리파이 기입(스텝 ST2) 후라도, 기입 데이터는 제2 래치 회로 D2에 유지되어 있기 때문이다. 그 때문에, 데이터 입출력 단자(15)로부터 다시 기입 데이터(페이지 데이터)를 제1 래치 회로 D1의 각각에 공급할 필요가 없기 때문에, 고속 기입에 대해 유리하다.
상기한 바와 같이, 이 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법 에 따르면, 상기 (1) 내지 (3)과 마찬가지의 효과가 얻어진다. 또한, 본 예에 따르면, 적어도 이하의 (4)의 효과가 얻어진다.
(4) 고속 기입에 대해 유리하다.
본 예에 따른 반도체 기억 장치는, 데이터 버퍼(20) 내에 제2 래치 회로 D2를 더 구비하고 있다.
그 때문에, 스텝 ST3에서, 제2 래치 회로 D2에 유지되어 있는 기입 데이터를 제1 래치 회로 D1의 각각에 카피할 수 있다. 그 결과, 데이터 입출력 단자(15)로부터 다시 기입 데이터(페이지 데이터)를 제1 래치 회로 D1의 각각에 공급할 필요가 없는 점에서, 고속 기입에 대해 유리하다.
[변형예 1(스텝 업 폭을 크게 하는 일례)]
다음으로, 변형예 1에 따른 반도체 기억 장치에 대해, 도 20을 이용하여 설명한다. 이 변형예 1은, 기입 전압의 스텝 업 폭 ΔVpgm을 크게 하는 일례에 관한 것이다. 이 설명에서, 상기 제1 실시 형태와 중복되는 부분의 상세한 설명을 생략한다.
도시한 바와 같이, 이 변형예 1에서는, 상기 (소스선 노이즈용) 추가 기입(스텝 ST5) 시에, 제어 회로(22)가 스텝 업 폭 ΔVpgm'를 보다 크게 하도록 전압 발생 회로(21)를 제어하는 점에서 상기 제1 실시 형태와 상위하다. 도 20 중의 실선으로 나타내는 스텝 업 폭 ΔVpgm'는, 상기 제1 실시 형태에 따른 스텝 업 폭 ΔVpgm보다도 커지도록 제어된다(ΔVpgm'>ΔVpgm).
상기한 바와 같이, 이 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법 에 따르면, 상기 (1) 내지 (3)과 마찬가지의 효과가 얻어진다.
또한, 본 예에 따른 제어 회로(22)는, 상기 스텝 ST5(소스선 노이즈 저감용 추가 기입)에서, 스텝 업 폭 ΔVpgm'를 보다 크게 하도록 전압 발생 회로(21)를 제어하는 점에서 상기 제1 실시 형태와 상위하다.
이는, 상기한 바와 같이, 소스선 노이즈의 영향은 베리파이 전압 Vverify 부근의 기입이 빠른 셀군 MTfast 등에 의해 현저한 바, 상기 베리파이 전압 Vverify 부근의 셀군 MTfast 등은, 바로 상기 베리파이 전압 Vverify를 초과한다. 그 때문에, 스텝 업 폭 ΔVpgm'를 보다 크게 한(거칠게 기입을 행한) 경우라도, 소정의 임계값 전압 Vth를 만족시킬 수 있기 때문이다.
그 때문에, 상기 제1 실시 형태에 비해, 보다 추가 기입 시(스텝 ST5에서)의 기입 시간을 저감할 수 있는 점에서 유리하다.
[변형예 2(베리파이 판독 스텝 더 구비하는 일례)]
다음으로, 변형예 2에 따른 반도체 기억 장치에 대해, 도 21을 이용하여 설명한다. 이 변형예 2는, 베리파이 판독 스텝 ST6을 더 구비하는 일례에 관한 것이다. 이 설명에서, 상기 제1 실시 형태와 중복되는 부분의 상세한 설명을 생략한다.
도시한 바와 같이, 변형예 2에 따른 반도체 기억 장치의 기입 동작은, 베리파이 판독 스텝 ST6을 더 구비하는 점에서 상기 제1 실시 형태와 상위하다.
(스텝 ST6(베리파이 판독(Verify Read2)))
즉, 스텝 ST5에 이어서, 센스 앰프 S/A는 베리파이 판독(Verify Read2)을 행 한다. 예를 들면, 페이지 PAGE2의 메모리 트랜지스터 MT0∼MTm의 기입 데이터를 센스 앰프 S/A 내의 래치 회로 D1에 각각 판독하고, 다시 베리파이 판독을 행한다.
그리고, 판독된 임계값 전압 Vth가, 소정의 베리파이 전압 Vverify를 만족시키는 경우에는, 기입 동작을 종료한다.
한편, 판독된 임계값 전압 Vth가, 아직 소정의 베리파이 전압 Vverify를 만족시키지 않은 경우에는, 다시 상기 소스선 노이즈 저감용의 추가 기입(ST3 내지 ST5)을 행한다.
상기한 바와 같이, 이 변형예 2에 따른 반도체 기억 장치 및 그 기입 방법에 따르면, 상기 (1) 내지 (3)과 마찬가지의 효과가 얻어진다.
또한, 변형예 2에 따른 반도체 기억 장치의 기입 동작은, 베리파이 판독 스텝 ST6을 더 구비하고 있다. 그 때문에, 스텝 ST6에서 판독된 임계값 전압 Vth가, 아직 소정의 베리파이 전압 Vverify를 만족시키지 않는 경우라도, 상기 소스선 노이즈 저감용의 추가 기입(ST3 내지 ST5)을 행할 수 있다. 그 결과, 판독 마진을 더 저감할 수 있어, 신뢰성을 향상시킬 수 있는 점에서 유리하다.
[제3 실시 형태(다치 NAND형 플래시 메모리의 일례)]
다음으로, 제3 실시 형태에 따른 반도체 기억 장치에 대해, 도 22를 이용하여 설명한다. 본 예는, 메모리 셀 어레이(12)이 1개의 메모리 셀 트랜지스터 MT0∼MTm+1에 다비트의 데이터를 기록하는 것이 가능한 MLC(Multi Level Cell) 영역으로서 구성된 다치 NAND형 플래시 메모리인 경우의 일례에 관한 것이다. 이 설명에서, 상기 제1 실시 형태와 중복되는 부분의 상세한 설명을 생략한다.
상기 제1 실시 형태의 설명에서는, 반도체 기억 장치의 일례로서, 메모리 셀 어레이(12)가 2치 NAND형 플래시 메모리로서 구성되어 있는 경우를 일례로 들어 설명하였다. 그러나, 2치 NAND형 플래시 메모리에 한하지 않고, 다치 NAND형 플래시 메모리에 대해서도 마찬가지로 적용하는 것이 가능하고, 판독 마진의 증대율을 더 증대할 수 있다. 이 제3 실시 형태는, 메모리 셀 어레이(12)가 다치 NAND형 플래시 메모리로서 구성된 경우의 일례이다. 여기서는, 다치의 일례로서 4치의 경우를 예로 들어 설명한다.
본 예에 따른 다치 NAND형 플래시 메모리의 임계값 분포는, 도 22에 도시한 바와 같다. 도시한 바와 같이, 본 예의 메모리 셀 트랜지스터 MT0∼MTm+1은, 임계값 전압 Vth가 낮은 순으로 "11", "01", "10", "00"의 4개의 데이터를 유지할 수 있다. "11" 데이터를 유지하는 메모리 셀 트랜지스터 MT0∼MTm+1의 임계값 전압 Vth는, Vth<Vth1(본 예에서는 0V)이다. "01" 데이터를 유지하는 메모리 셀 트랜지스터 MT0∼MTm+1의 임계값 전압 Vth는, Vth1<Vth<Vth2이다. "10" 데이터를 유지하는 메모리 셀 트랜지스터의 임계값 전압 Vth는, Vth2<Vth<Vth3이다. "00" 데이터를 유지하는 메모리 셀 트랜지스터의 임계값 전압 Vth는, Vth<Vth3이다.
상기 2치 NAND형 플래시 메모리의 기입 모드(이하, 2치 모드라고 칭함)와 비교하면, 본 예의 4치 NAND형 플래시 메모리의 기입 모드(이하, 4치 모드라고 칭함)는, 하위 비트 및 상위 비트를 이용한 동작 모드라고 할 수 있다.
또한, 메모리 셀 트랜지스터 MT0∼MTm+1에 대해 2치 모드에서 데이터를 기입할지, 또는 4치 모드에서 데이터를 기입할지에 대해서는, 예를 들면 NAND형 플래시 메모리(10)의 외부의 컨트롤러 등(도시하지 않음)이 제어한다. 구체적으로는, 2 비트 데이터의 하위 비트에는 하위 페이지 어드레스가 할당되고, 상위 비트에는 상위 페이지 어드레스가 할당된다. 메모리 셀 트랜지스터 MT0∼MTm+1에 대해 2치 모드에서 데이터를 기입하는 경우, 컨트롤러 등은, 이들 페이지 어드레스 중 하위 페이지 어드레스만을 사용하여 데이터를 기입한다. 메모리 셀 트랜지스터 MT0∼MTm+1에 대해 4치 모드에서 데이터를 기입하는 경우, 컨트롤러 등은, 상위 페이지 어드레스와 하위 페이지 어드레스의 양방을 사용하여 데이터를 기입할 수 있다.
본 예의 4치 모드의 데이터 기입은, 우선 하위 비트로부터 행해진다. 소거 상태를 "11"("- -", -은 부정의 의미)로 하면, 우선 하위 비트가 기입됨으로써, 메모리 셀 트랜지스터 MT0∼MTm+1은, "11"("-1"), 또는 "10"("-0")을 유지한다. 2치 모드의 경우에는, 이상으로 기입은 종료이다. 4치 모드에서 기입하는 경우에는, 다음으로 상위 비트가 기입된다. 그 결과, "11"("-1")을 유지하는 메모리 셀 트랜지스터 MT0∼MTm+1은, "11" 또는 "01"을 유지하고, "10"("-0")을 유지하는 메모리 셀 트랜지스터 MT0∼MTm+1은 "10" 또는 "00"을 유지한다.
본 예의 4치 모드의 데이터 기입 시이라도, 상기 도 3에서 설명한 스텝 ST1∼ST5 등에 따른 마찬가지의 기입 동작을 행한다. 그 때문에, 도 22에 도시한 바와 같이 소스선 노이즈에 기인한 노이즈 전압 ΔVno1, ΔVno2, AVno3의 모두를 제거한 상태에서, 페이지 판독 동작(read)을 행할 수 있다. 그 결과, 큰 소스선 노이즈가 발생한 경우라도, 판독 마진 전압 ΔVm1', ΔVm2', ΔVm3'로 증대할 수 있다.
예를 들면, 본 예와 같이, 메모리 셀 어레이(12)가 4치 NAND형 플래시 메모리로서 구성된 경우, 판독 마진의 증대율은 노이즈 전압값 ΔVno1/마진 전압값 ΔVm1', 노이즈 전압값 ΔVno2/마진 전압값 ΔVm2', 노이즈 전압값 ΔVno3/마진 전압값 ΔVm3'로 되어, 각각 20％ 정도로 된다. 이와 같이, 메모리 셀 어레이(12)가 4치 NAND형 플래시 메모리로서 구성된 경우에는, 임계값 분포간의 마진 전압이 보다 좁아지는 한편, 노이즈 전압 ΔVno1, ΔVno2, ΔVno3은 변하지 않기 때문에, 판독 마진의 증대율을 보다 크게 할 수 있다.
또한, 이 제3 실시 형태에서는, 다치 NAND형 플래시 메모리로서의 일례로서, 4치의 경우를 일례로 들어 설명하였다. 그러나, 다치로서는 4치로 한하지 않고, 예를 들면 8치, 16치 등의 경우라도 마찬가지로 적용할 수 있고, 적용한 경우에는 판독 마진의 증대율을 더 증대할 수 있다.
예를 들면, 메모리 셀 어레이(12)가 8치의 다치 NAND형 플래시 메모리로서 구성되고, 이 8치의 다치 NAND형 플래시 메모리에 적용한 경우라도, 마찬가지로 소스선 노이즈에 기인한 노이즈 전압 ΔVno1, ΔVno2, …, ΔVno7의 전부를 제거할 수 있다. 이 경우, 마찬가지로 임계값 분포간의 마진 전압 ΔVm1', ΔVm2', …, ΔVm7'는 보다 좁아지는 한편, 노이즈 전압 ΔVno1, ΔVno2, …, ΔVno7은 변하지 않는다. 그 결과, 8치의 경우, 판독 마진의 증대율을, 예를 들면 30％ 이상으로 할 수 있다.
이상의 설명에서는, 전하 축적층으로서 부유 전극 FG의 경우를 일례로 설명하였지만, 이에 한정되지 않는다. 즉, 전하 축적층으로서 부유 전극 FG 대신에, 예를 들면 실리콘 질화막(Si3N4막)을 사용하는 metal-oxide-nitride-oxide-silicon(MONOS)형이나, 탄탈 질화막의 제어 전극과 고유전률 절연막, 예를 들면 알루미나막(Al2O3막)을 전하 축적층으로서 사용하는 tantalum nitride-aluminum oxide-nitride-oxide-silicon(TANOS)형 등이어도, 마찬가지로 적용하는 것이 가능하다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치를 도시하는 블록도.
도 2는 제1 실시 형태에 따른 반도체 기억 장치를 도시하는 블록도.
도 3은 제1 실시 형태에 따른 반도체 기억 장치의 기입 동작을 도시하는 플로우도.
도 4는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST1(데이터 로드)을 설명하기 위한 블록도.
도 5는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2(베리파이 기입)를 설명하기 위한 블록도.
도 6은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 초기 시의 임계값 분포를 도시하는 도면.
도 7은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 종료 시의 임계값 분포를 도시하는 도면.
도 8은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 초기 시의 베리파이 판독을 설명하기 위한 블록도.
도 9는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 초기 시의 비트선 전압을 도시하는 도면.
도 10은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 종료 시의 베리파이 판독을 설명하기 위한 블록도.
도 11은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST2 종료 시의 비트선 전압을 도시하는 도면.
도 12는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST3(재로드)을 설명하기 위한 블록도.
도 13은 제1 실시 형태에 따른 기입 동작의 일 스텝 ST4(베리파이 판독)를 설명하기 위한 블록도.
도 14는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST5에서의 임계값 분포를 도시하는 도면.
도 15는 제1 실시 형태에 따른 기입 동작의 일 스텝 ST5에서의 기입 전압을 도시하는 도면.
도 16은 제1 실시 형태에 따른 반도체 기억 장치의 판독 동작 시의 임계값 분포를 도시하는 도면.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치를 도시하는 블록도.
도 18은 제2 실시 형태에 따른 반도체 기억 장치의 기입 동작을 도시하는 플로우도.
도 19는 제2 실시 형태에 따른 기입 동작의 일 스텝 ST3(데이터 카피)을 설명하기 위한 블록도.
도 20은 본 발명의 변형예 1에 따른 기입 동작의 일 스텝 ST5에서의 기입 전압을 도시하는 도면.
도 21은 본 발명의 변형예 2에 따른 반도체 기억 장치의 기입 동작을 도시하는 플로우도.
도 22는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 판독 동작 시의 임계값 분포를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : NAND형 플래시 메모리
11 : 제어 신호 및 제어 전압 발생 회로
12 : 메모리 셀 어레이
13 : 로우 디코더
14 : 컬럼 디코더
15 : 데이터 입출력 단자
17 : 비트선 제어 회로
18 : 센스 앰프
19 : NAND 셀 열(메모리 셀 열)
20 : 데이터 버퍼
21 : 전압 발생 회로
22 : 제어 회로
25 : 임계값 분포
31 : 소스선 전압

Claims (27)

  1. 반도체 메모리 장치로서,
    복수의 메모리 셀 열이 각각 제1 방향을 따라 배치되어 있는 메모리 셀 어레이 - 각각의 메모리 셀 열은 전류 경로들이 상기 제1 방향과 수직인 제2 방향을 따라 직렬로 접속되어 있는 복수의 메모리 셀을 포함하며, 상기 메모리 셀들 각각은 전하 축적층과 제어 전극을 가지며, 상기 제어 전극은 상기 제1 방향으로 연장되며 인접 메모리 셀 열에 위치하는 메모리 셀에 접속됨 - 와,
    상기 제2 방향으로 연장되어 있는 복수의 비트선 - 각각의 비트선은 관련된 상기 메모리 셀 열의 전류 경로의 일단에 전기적으로 접속되어 있음 - 과,
    상기 제1 방향으로 연장되며, 상기 메모리 셀 열들의 전류 경로들의 타단에 전기적으로 접속되는 소스선과,
    복수의 센스 앰프 회로를 포함하는 센스 앰프 - 각각의 상기 센스 앰프 회로는 각각 상기 비트선들 중의 하나에 전기적으로 접속됨 - 와,
    복수의 제1 래치 회로를 포함하는 데이터 버퍼 - 각각의 상기 제1 래치 회로는 상기 비트선들 중의 하나에 전기적으로 접속됨 - 와,
    외부 장치로부터의 데이터를 유지시키는 데이터 입력 단자와,
    제1 베리파이 기입 동작 및 제2 베리파이 기입 동작을 실행하는 제어 회로를 포함하며,
    상기 제1 베리파이 기입 동작은
    상기 데이터 입력 단자로부터의 데이터를 각각의 상기 제1 래치 회로에 로드하는 단계와,
    상기 제1 래치 회로들에 각각 로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 기입하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 읽어들이는 단계와,
    상기 기입된 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와,
    상기 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며,
    상기 제2 베리파이 기입 동작은
    상기 데이터 입력 단자로부터의 데이터를 상기 제1 래치 회로들 각각에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 기입 전압의 최대값이 상기 제1 베리파이 기입 동작 시의 기입 전압의 최대값보다 작아지도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭이 상기 제1 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭보다 커지도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 스텝 업 횟수가 상기 제1 베리파이 기입 동작 시의 스텝 업 횟수보다 적도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 메모리 셀의 각각에 다비트의 데이터를 기록하는 것이 가능한 영역인, 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 제2 베리파이 기입 동작 시의 기입 전압의 최대값은 상기 제1 베리파이 기입 동작 시의 기입 전압의 최대값의 1/3 내지 1/2배인, 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이 내의 복수의 워드선을 선택하여 전압을 인가하는 로우 디코더를 더 포함하는, 반도체 메모리 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 데이터 입력 단자로부터 입력된 데이터를, 상기 데이터 버퍼 내의 소정의 상기 제1 래치 회로에 공급하는 컬럼 디코더를 더 포함하는, 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 메모리 셀 열의 전류 경로의 일단 및 타단에 접속되어 상기 메모리 셀 열을 선택하는 제1 및 제2 선택 트랜지스터를 포함하는, 반도체 메모리 장치.
  12. 반도체 메모리 장치의 기입 방법으로서,
    제1 베리파이 기입 동작과 제2 베리 파이 기입 동작을 실행하는 단계를 포함하며,
    상기 제1 베리파이 기입 동작은
    입출력 단자로부터의 데이터를 각각의 제1 래치 회로에 로드하는 단계와,
    상기 제1 래치 회로들에 각각 로드된 데이터를 각각 비트선들 중의 하나와 접속된 메모리 셀에 기입하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 복수의 센스 앰프 회로들 내로 읽어들이는 단계 - 상기 센스 앰프 회로들의 각각은 각각 비트선들 중의 하나와 접속됨 - 와,
    상기 기입된 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와,
    상기 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며,
    상기 제2 베리파이 기입 동작은
    상기 입출력 단자로부터의 데이터를 각각의 상기 제1 래치 회로들에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치의 기입 방법.
  13. 제12항에 있어서,
    상기 제2 베리파이 기입 동작 시의 기입 전압의 최대값은 상기 제1 베리파이 기입 동작 시의 기입 전압의 최대값보다 작은, 반도체 메모리 장치의 기입 방법.
  14. 제12항에 있어서,
    상기 제2 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭은 상기 제1 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭보다 큰, 반도체 메모리 장치의 기입 방법.
  15. 제12항에 있어서,
    상기 제2 베리파이 기입 동작 시의 스텝 업 횟수는 상기 제1 베리파이 기입 동작 시의 스텝 업 횟수보다 적은, 반도체 메모리 장치의 기입 방법.
  16. 제12항에 있어서,
    상기 제2 베리파이 기입 동작을 행한 후, 상기 메모리 셀들로부터 베리파이 판독을 행하는 단계를 더 포함하는, 반도체 메모리 장치의 기입 방법.
  17. 제16항에 있어서,
    제3 베리파이 기입 동작을 실행하는 단계를 더 포함하며,
    상기 제3 베리파이 기입 동작은
    상기 입출력 단자로부터의 데이터를 각각의 상기 제1 래치 회로에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치의 기입 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 메모리 장치로서,
    복수의 메모리 셀 열이 각각 제1 방향을 따라 배치되어 있는 메모리 셀 어레이 - 각각의 메모리 셀 열은 전류 경로들이 상기 제1 방향과 수직인 제2 방향을 따라 직렬로 접속되어 있는 복수의 메모리 셀을 포함하며, 상기 메모리 셀들의 각각은 전하 축적층과 제어 전극을 가지며, 상기 제어 전극은 상기 제1 방향으로 연장되며 인접 메모리 셀 열에 위치하는 메모리 셀에 접속됨 - 와,
    상기 제2 방향으로 연장되어 있는 복수의 비트선 - 각각의 비트선은 관련된 상기 메모리 셀 열의 전류 경로의 일단에 전기적으로 접속되어 있음 - 과,
    상기 제1 방향으로 연장되며, 상기 메모리 셀 열들의 전류 경로들의 타단에 전기적으로 접속되는 소스선과,
    복수의 센스 앰프 회로를 포함하는 센스 앰프 - 각각의 상기 센스 앰프 회로는 각각 상기 비트선들 중의 하나에 전기적으로 접속됨 - 와,
    복수의 제1 래치 회로를 포함하는 제1 데이터 버퍼 - 각각의 상기 제1 래치 회로는 각각 상기 비트선들 중의 하나에 전기적으로 접속됨 - 와,
    복수의 제2 래치 회로를 포함하는 제2 데이터 버퍼 - 각각의 상기 제2 래치 회로는 각각 상기 제1 래치 회로들 중의 하나에 전기적으로 접속됨 - 와,
    제1 베리파이 기입 동작 및 제2 베리파이 기입 동작을 실행하는 제어 회로를 포함하며,
    상기 제1 베리파이 기입 동작은
    외부 장치로부터의 데이터를 상기 제1 및 제 2 래치 회로들에 로드하는 단계와,
    상기 제1 래치 회로들에 각각 로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 기입하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 읽어들이는 단계와,
    상기 기입된 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와,
    상기 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며,
    상기 제2 베리파이 기입 동작은
    상기 제2 래치 회로들로부터의 데이터를 상기 제1 래치 회로들에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 기입 전압의 최대값이 상기 제1 베리파이 기입 동작 시의 기입 전압의 최대값보다 작아지도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  23. 제21항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭이 상기 제1 베리파이 기입 동작 시의 기입 전압의 스텝 업 폭보다 커지도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  24. 제21항에 있어서,
    상기 제어 회로는, 상기 제2 베리파이 기입 동작 시의 스텝 업 횟수가 상기 제1 베리파이 기입 동작 시의 스텝 업 횟수보다 적도록 전압 발생 회로를 제어하는, 반도체 메모리 장치.
  25. 반도체 메모리 장치의 기입 방법으로서,
    제1 베리파이 기입 동작 및 제2 베리파이 기입 동작을 실행하는 단계를 포함하며,
    상기 제1 베리파이 기입 동작은
    데이터를 제1 래치 회로들 및 제 2 래치 회로에 로드하는 단계와,
    상기 제1 래치 회로들에 각각 로드된 데이터를 각각 비트선들 중의 하나와 접속된 메모리 셀에 기입하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 복수의 센스 앰프 회로들 내로 읽어들이는 단계 - 상기 센스 앰프 회로들의 각각은 각각 비트선들 중의 하나와 접속됨 - 와,
    상기 기입 데이터에 기초한 임계값 전압이 소정의 전압보다 큰지를 검증(verify)하는 단계와,
    상기 소정의 전압보다 작은 임계값 전압을 가지는 기입 데이터를 저장하는 메모리 셀로 배선을 변경(rewire)하는 단계를 포함하며,
    상기 제2 베리파이 기입 동작은
    상기 제2 래치 회로로부터의 데이터를 상기 제1 래치 회로들에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치의 기입 방법.
  26. 제25항에 있어서,
    상기 제2 베리파이 기입 동작을 행한 후에, 상기 메모리 셀들로부터 베리파이 판독을 행하는 단계를 더 포함하는, 반도체 메모리 장치의 기입 방법.
  27. 제25항에 있어서,
    제3 베리파이 기입 동작을 실행하는 단계를 더 포함하고,
    상기 제3 베리파이 기입 동작은
    데이터 입력 단자로부터의 데이터를 각각의 상기 제1 래치 회로들에 재로드하는 단계와,
    상기 메모리 셀들에 기입된 데이터를 상기 센스 앰프 회로들 내로 재저장하는 단계와,
    상기 제1 래치 회로들에 저장된 상기 재로드된 데이터의 제1 값들과 상기 센스 앰프 회로들에 저장된 상기 재저장된 데이터의 제2 값들을 비교하는 단계와,
    상기 제1 값이 상기 제2 값과 일치하지 않는다면, 각각의 재로드된 데이터를 각각 상기 비트선들 중의 하나와 접속된 메모리 셀들 중의 하나에 재기입하는 단계를 포함하는, 반도체 메모리 장치의 기입 방법.
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