JP2009238328A - 不揮発性半導体記憶装置及び不揮発性半導体記憶システム - Google Patents

Abstract

【課題】 ＮＡＮＤストリング内のビット線に近いメモリセルにデータの書き込みを行う際に、誤書き込みを防止する不揮発性半導体記憶装置及び不揮発性半導体記憶システムを提供する。
【解決手段】 電気的にデータの書き換えが可能なメモリセルと、メモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数束ねて構成されたメモリセルアレイと、メモリセルの制御ゲートと接続されたワード線と、ＮＡＮＤストリング構造の一端と接続されたソース線と、を備えた不揮発性半導体記憶装置における規定のワード線に対応するページにデータを書き込む場合であって、規定のワード線よりもソース線側のメモリセルの全てが消去状態であるか否かを判定する手段と、規定のワード線よりもソース線側のメモリセルの全てが消去状態である場合に、規定のワード線よりもソース線側のワード線電圧を調整する手段と、を備えることを特徴とする不揮発性半導体記憶装置。
【選択図】 図７

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶システムに関する。

半導体記憶装置の一つとして、電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。なかでも、メモリセルを直列に複数個接続して、ＮＡＮＤストリングと呼ばれる構成を有しているＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）は、他のメモリと比較して高集積化ができるものとして注目されている。ＮＡＮＤストリング構造はセレクトゲートとメモリセルを有し、具体的には、ビット線に接続されるセレクトゲート（ＳＧＤ）、ソース線に接続されるセレクトゲート（ＳＧＳ）、及びＳＧＤとＳＧＳとの間に直列に接続された複数のメモリセルを有している。

ＮＡＮＤ型フラッシュメモリのデータの書き込み・読み出しは、一本のワード線に接続された複数のメモリセルに対して同時に行われ、この書き込み・読み出し単位を「ページ」と呼ぶ。

ＮＡＮＤ型フラッシュメモリには、セルフブースト方式による非選択書き込み方法が一般的に用いられている。この非選択書き込み方法では、例えば、ビット線側のセレクトゲートにはＶＳＧ（〜Ｖｄｄ＋Ｖｔｈ）、選択されたページのワード線には２０Ｖ程度の書き込み電圧（Ｖｐｇｍ）を与え、同時に非選択ページのワード線には１０Ｖ程度の中間電圧（Ｖｐａｓｓ）が与えられる。

書き込みデータが‘１’（非書き込み）である場合には、ビット線からＶｄｄが与えられ、ワード線にＶｐｇｍおよびＶｐａｓｓが与えられる。そのため、ＮＡＮＤストリングのチャネル部と非選択のメモリセルとのカップリングによりＮＡＮＤストリングのチャネル部の電位は、電位Ｖｄｄから電位Ｖｂｏｏｓｔに上昇し、ＮＡＮＤストリングのビット線側のセレクトゲートがオフ状態となる。ＮＡＮＤストリングのチャネル部の電位がＶｂｏｏｓｔに上昇することで、ＮＡＮＤストリングのチャネル部と選択されたメモリセルのフローティングゲートとの電位差が小さく抑えられ、そのフローティングゲートへの電子の注入が抑制されることにより選択されたメモリセルの負のしきい値を維持している。

一方、書き込みデータが‘０’である場合には、チャネル部にビット線から０Ｖが転送され、ビット線側のセレクトゲートと中間電圧（Ｖｐａｓｓ）が与えられたメモリセルのチャネル部を介して選択されたメモリセルのチャネル部まで０Ｖが伝達される。選択されたメモリセルには書き込み電圧（Ｖｐｇｍ）が与えられており、チャネル部と選択されたメモリセルのフローティングゲートとの電位差が大きくなるため、電子がフローティングゲートに注入され、そのメモリセルのしきい値が正に変化する。

各メモリセルは直列に接続されているため、選択ページのメモリセルに書き込みを行う際に、既に書き込みの行われている他のページのメモリセルの影響を受ける。例えば、ＮＡＮＤストリング内の非選択のメモリセルに‘０’が書き込まれており、しきい値が正に変化しているメモリセルはカップリングをあまり起こさない。そのため、‘０’が書き込まれたメモリセルがＮＡＮＤストリング内に存在すると、チャネル部と非選択のメモリセルとのカップリングによるチャネル部の電位Ｖｂｏｏｓｔが低くなってしまい、メモリセルへの誤書き込みが発生する恐れがある。

これに対して、ＮＡＮＤストリング内では、書き込みは必ずソース線に近いページから行い、あるページを書き込んだ後に、そのページよりもソース線に近いページへの書き込みを行うことは禁止されている。また、選択ページよりもソース線側の、既に書き込みが行われているメモリセルの影響を受けないようにするため、選択ページよりも１つソース線側のワード線に電圧Ｖｄｄを、２つソース線側のワード線に電圧０Ｖを与えることによって、３つ以上ソース線側のメモリセルの状態の影響を受けない設定としている（例えば、特許文献１参照）。

しかし、この設定のＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリング内のビット線に近いワード線が選択されデータ書き込みを行う際に、ＮＡＮＤストリングのデータパターンに依存した誤書き込みが発生する恐れがある。具体的には、選択ページよりも３つ以上ソース線側のメモリセル全てが消去状態である場合には、電気的に浮遊な状態であるチャネル部の電位Ｖｂｏｏｓｔが、書き込まれたメモリセルが存在する場合と比較して高くなっている。そのため、選択ページよりも２つソース線側のワード線に０Ｖを与えることによって、選択ページのチャネル部と電位Ｖｂｏｏｓｔのチャネル部とをカットオフしていてもソース・ドレイン部の電位差が大きく、パンチスルーが起こる恐れがある。パンチスルーが起こると、ドレイン端で発生したホットキャリアがＶｐａｓｓによって非選択メモリセルのフローティングゲートに取り込まれ、誤ったデータが書き込まれてしまうという問題が生じる。
特開２００３−２８８７９２

本発明は、誤書き込みを防止する不揮発性半導体記憶装置及び不揮発性半導体記憶システムを提供する。

本発明の一態様による不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイと、複数の前記メモリセルの制御ゲートと共通に接続されたワード線と、前記ＮＡＮＤストリング構造の一端と接続されたソース線と、所定の前記ワード線に対応するページにデータを書き込む場合に前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する回路と、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりも前記ソース線側の前記ワード線電圧を調整する回路と、を備えることを特徴とする。

また、本発明の別態様による不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイと、複数の前記メモリセルの制御ゲートと共通に接続されたワード線と、前記ＮＡＮＤストリング構造の一端と接続されたソース線と、所定の前記ワード線に対応するページにデータを書き込む場合に前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する回路と、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりもソース線側の少なくとも１つの前記メモリセルに予めデータを書き込む回路と、を備えることを特徴とする。

本発明の一態様による不揮発性半導体記憶システムは、電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、所定の前記ワード線に対応するページにデータを書き込む場合に、前記コントローラーから送信された前記制御信号に基づいて前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、前記コントローラーを通じて前記判定を行うか否かを選択する手段と、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりも前記ソース線側の前記ワード線電圧を調整する手段と、を備えることを特徴とする。

また、本発明の別態様による不揮発性半導体記憶システムは、電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、前記コントローラーから送信された前記制御信号に基づいて所定の前記ワード線に対応するページにデータを書き込む場合に、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、前記コントローラーを通じて前記判定を行うか否かを選択する手段と、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりもソース線側の少なくとも１つの前記メモリセルに予めデータを書き込む手段と、を備えることを特徴とする。

さらに、本発明の別態様の不揮発性半導体記憶システムは、電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、前記コントローラーから送信された前記制御信号に基づいて所定の前記ワード線に対応するページにデータを書き込む場合に、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、前記コントローラーが、前記ソース線側のメモリセルにデータが書き込まれていないことを検出した場合に、書き込み対象のページアドレス変更する手段を備えることを特徴とする。

本発明によれば、誤書き込みを防止する不揮発性半導体記憶装置及び不揮発性半導体記憶システムを提供することが可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
（１）ＮＡＮＤストリング構造
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリに備えられるＮＡＮＤストリング構造を模式的に示した断面図である。また、図２は図１に示したＮＡＮＤストリング構造の等価回路図である。

図１に示すように、ＮＡＮＤストリング１は、ｐ型の半導体基板２の主面に複数のメモリセル（ＭＣ０〜ＭＣｎ）が形成された構造を有する。本実施形態では、ソース線に最も近いワード線、メモリセルをそれぞれＷＬ０、ＭＣ０とする。メモリセルは、メモリトランジスタとも言い、しきい値に応じてデータの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、例えば、メモリセルＭＣ０は、半導体基板２の主面に所定の間隔を設けて形成されたｎ型の不純物領域３（ソース／ドレイン）と、不純物領域３の間に位置するチャネル領域４と、半導体基板２上に形成された絶縁膜５と、チャネル領域４上に絶縁膜を介して形成された電荷蓄積層６と、電荷蓄積層６上に絶縁膜を介して所定方向に延在するように形成されたワード線（ＷＬ０〜ＷＬｎ）とを備える。ワード線ＷＬの電荷蓄積層６上に位置する部分は制御ゲート７として機能する。

直列に接続された複数のメモリセルの両端には、ドレイン側のセレクトゲートトランジスタＳＧＤとソース側のセレクトゲートトランジスタＳＧＳが形成されている。絶縁膜５は、例えば、チャネル領域４と電荷蓄積層６との間に形成されるゲート絶縁膜、電荷蓄積層６と制御ゲート７との間に形成される電極間絶縁膜、ＳＧＤ、ＳＧＳ及び各メモリセルを覆うように形成された第一の層間絶縁膜等からなる。本実施形態では、ＳＧＤ、ＳＧＳ及びＳＧＤとＳＧＳとの間に直列に接続されている複数のメモリセルをＮＡＮＤストリングと称する。

所定方向に延在するように形成された選択ゲート線ＳＧ１のＳＧＳ上に位置する部分はゲート電極として機能する。ＳＧＳは不純物領域３を介してＮＡＮＤストリングの電流経路の一端に接続されており、ＮＡＮＤストリングとソース線ＳＬとの接続及び切り離しの制御を行う役割を有している。また、所定方向に延在するように形成された選択ゲート線ＳＧ２のＳＧＤ上に位置する部分もゲート電極として機能する。ＳＧＤは不純物領域３を介してＳＧＳと反対側のＮＡＮＤストリングの電流経路の一端に接続されており、ＮＡＮＤストリングとビット線ＢＬとの接続及び切り離しの制御を行う役割を有している。なお、選択ゲート線ＳＧ１と選択ゲート線ＳＧ２上には導電膜８が形成されている。導電膜８は選択ゲート線ＳＧ１及び選択ゲート線ＳＧ２と電気的に接続されている。

第一の絶縁膜上には第一の配線層が形成されている。第一の配線層は、ソース線ＳＬ等からなる。ソース線ＳＬは半導体基板２上に形成されたｎ型のソース不純物領域９を介してＳＧＳに接続されている。

第一の配線層上には第二の層間絶縁膜が形成されている。その第二の層間絶縁膜上には第二の配線層が形成されている。第二の配線層にはワード線（ＷＬ〜ＷＬｎ）と交差する方向に形成されているビット線ＢＬが含まれている。ビット線ＢＬは半導体基板２上に形成されたｎ型のドレイン不純物領域１０を介してＳＧＤに接続されている。

（２）ＮＡＮＤ型フラッシュメモリのセルアレイ構造
図３は本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を表すブロック図である。メモリセルアレイ１１は、複数のメモリセルが隣り合うソース・ドレイン領域を共通にして直列に接続されたＮＡＮＤストリングをアレイ上に配列したものである。メモリセルアレイ１１内部にはＮＡＮＤ型フラッシュメモリのデータの消去動作の単位となるブロック（Ｂｌｏｃｋ）と呼ばれる領域が存在しており、ブロックは書き込み・読み出しの単位となる、一本のワード線に接続された複数のメモリセルから構成される複数のページ（Ｐａｇｅ）により構成されている。

ビット線には、それぞれデータレジスタ１２が接続されており、データレジスタ１２には書き込み・読み出しデータを一時的に保持することができる。書き込み時には、１ページ分のデータがデータレジスタ１２にロードされた後、各メモリセルへ同時に書き込まれる。また、読み出し時には、各メモリセルのデータをデータレジスタ１２に読み出し、外部とアクセスを行うＩ／Ｏ線に、データレジスタ１２からシリアルに読み出される。

（３）ＮＡＮＤ型セルの動作
次に、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの動作について説明する。本実施形態では、一例として、３２個のメモリセルが直列接続されている構造の場合で説明するが、メモリセルの数が１６個や６４個等の場合でもよい。

まず、問題となっている誤書き込みが発生するメカニズムについて説明する。ここでは、ＮＡＮＤストリング内の最もビット線に近いＭＣ３１にデータが書き込まれるとし、ＷＬ０〜ＷＬ２８に接続されたメモリセルＭＣ０〜ＭＣ２８には書込みが行われていない状態であるとする。図１５に示すようにＷＬ３１には書き込み電圧Ｖｐｇｍ与えられ、この時、ＷＬ３０にはＶｄｄ、ＷＬ２９には０Ｖが与えられる。ＷＬ０〜ＷＬ２８のワード線にはＶｐａｓｓが与えられており、メモリセルＭＣ０〜ＭＣ２８のチャネル電圧はＶｂｏｏｓｔに持ち上げられている。

消去状態にあるメモリセルＭＣ０〜ＭＣ２８はしきい値が低いため、Ｖｐａｓｓによって持ち上げられたＶｂｏｏｓｔは、書き込まれたメモリセルがある場合に比べて高くなっている。ＷＬ２９には０Ｖが与えられ、ＭＣ２９はカットオフしているが、Ｖｐａｓｓによって持ち上げられたＶｂｏｏｓｔが大きく、ＭＣ２９のソース−ドレイン間の電位差が大きくなるため、パンチスルーを起こすことがあり得る。メモリセルＭＣ２９がパンチスルーを起こしてしまうと、ＭＣ２９のドレイン端で発生したホットキャリアが、ＶｐａｓｓによってＭＣ２８のフローティングゲートに取り込まれ、誤ってデータが書き込まれてしまう。この問題点は、メモリセルの微細化によってより顕著になる。

ＭＣ０〜ＭＣ２８に一つでも書き込みが行われているメモリセルがある場合は、ＶｂｏｏｓｔはＭＣ２９がパンチスルーを起こすほど大きくならない。また、ＭＣ３１の書き込みの場合のみに限らず、ＭＣ３０やＭＣ２９の書き込みの場合にも同様の問題が生じることが考えられる。書き込むメモリセルがソース線側にいくにつれてメモリセル数が少なくなるため、Ｖｂｏｏｓｔを持ち上げるＶｐａｓｓの総和が小さくなる。従って、パンチスルーによる誤書き込みはビット線に近いメモリセルへの書き込み時にのみ発生すると考えられる。以後、ソース線側のメモリセルが全て消去状態である場合に、ビット線に近いメモリセルへの書き込みをデータパターン依存書き込みと称する。

非選択のワード線に与える中間電圧Ｖｐａｓｓはチャネル部と非選択のメモリセルとのカップリングにより書き込み禁止電圧Ｖｂｏｏｓｔを発生させる電圧であるため、Ｖｐａｓｓの値が低すぎるとＶｂｏｏｓｔも低くなり、書き込みを行わない非選択メモリセルへの誤書き込みが発生する恐れがある。一方、高すぎる場合には、ＶｐｇｍとＶｐａｓｓとの差が小さくなり、Ｖｐａｓｓを与えているメモリセルへも誤ってデータが書き込まれてしまう恐れがあるため、非選択のワード線に与えるＶｐａｓｓの可能な設定電圧は、ある範囲に限定しなければならない。

これに対して本実施形態では図４に示すように、Ｖｐａｓｓを設定可能な範囲に対して、データパターン依存書き込みを行う場合のＶｐａｓｓの範囲を狭く設定している。具体的にはデータパターン依存書き込みを行う場合のＶｐａｓｓの最大値を低くすることによってＶｂｏｏｓｔがあまり大きくならないようにしている。データパターン依存書き込みを行う場合のＶｐａｓｓの最大値は、カットオフさせるメモリセルがパンチスルーを起こさない程度のＶｂｏｏｓｔとなる値であればよく、Ｖｐａｓｓの設定可能範囲内であれば任意に設定を変更することができる。

データパターン依存書き込みを行う場合であるか否かはＦＬＡＧデータによって判断される。データの書き込みはページ単位で行うため、ページ毎にＦＬＡＧデータ割り当てると効率よくその判断を行うことができる。図５に、ＦＬＡＧデータ領域が割り当てられているページ内のデータの一例を示す。ユーザーが使用する領域には、データ領域と、データ領域のページ長に対応したＥＣＣ（Error Checking and Correction code）バイトが割り付けられている。ＥＣＣバイトは、記憶されているデータを読み出す際に、記憶したデータが壊れていないかどうかを検証及び訂正するために割り当てられるデータ領域である。ＦＬＡＧデータ領域は、ユーザー領域と同一ページ上に配置されるが、ＮＡＮＤフラッシュの内部動作のみに用いられ、ユーザーがアクセスすることはできない。

書き込み時には、ユーザー領域のデータとは関係なく、選択されたページのＦＬＡＧデータ領域には、常にデータが書き込まれる。ＦＬＡＧデータは、例えば、同一ページ内のユーザー領域にデータが書き込まれる場合、ＦＬＡＧデータ領域に‘０’が書き込まれるものとする。つまり、同一ページ内にデータが書き込まれたメモリセルがあるページのＦＬＡＧデータ領域には‘０’が、また、同一ページ内にデータが書き込まれたメモリセルが一つもないページのＦＬＡＧデータ領域には‘１’が書き込まれていると考えることができる。

従って、所定のワード線よりもソース線側のページのＦＬＡＧデータ領域を判定することによってデータパターン依存書き込みであるか否かの判定を行う。

（４）ＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の回路構成
図６は本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路構成を表すブロック図である。メモリセルアレイ１１には図３に示したように、複数のメモリセルが行方向及び列方向にマトリックス状に配置され、制御ゲート線、ビット線、選択ゲート線、及びソース線等が配線されている。このメモリセルアレイ１１には、ロウデコーダ及びデータレジスタが接続されている。データレジスタにはカラムデコーダ１６が接続されている。ロウデコーダ１５には、中間電圧Ｖｐａｓｓや書き込み電圧Ｖｐｇｍを制御するためのリミッタ回路１６が接続され、リミッタ回路１６には、誤書き込みの発生する可能性のあるデータパターンを検出するためのＦＬＡＧチェック回路１７が接続されている。

ＦＬＡＧチェック回路１７はデータレジスタ１２から受けたデータのＦＬＡＧデータ領域の結果に基づいた信号を、リミッタ回路１６へ送信する。リミッタ回路１６はその信号を受けて中間電圧Ｖｐａｓｓの制御を行う。リミッタ回路１６は、代わりにレギュレーターを用いても構わない。昇圧回路１９は、電源電圧から、書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ等を発生する。発生した書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓはリミッタ回路１６へ伝送される。主制御回路２０はデータレジスタ１２、ＦＬＡＧチェック回路１７及び昇圧回路１９にそれぞれの回路の動作を制御するための制御信号を送信する。主制御回路２０にはコマンドデコーダ２１が接続されており、外部からユーザーが入力したコマンドを主制御回路２０へ信号として送信する。

ワード線制御回路１３には、アドレスデコーダからロウアドレスが与えられブロック内のＶｐｇｍまたはＶｐａｓｓVの与えられるワード線を制御する。ロウデコーダ１５は、ロウアドレス信号をデコードし、ワード線制御回路から供給された電圧を選択ブロックに供給する。これによってメモリセルアレイ１１中のワード線が選択される。

なお、図６では本実施形態の説明に必要な最小限のＮＡＮＤ型フラッシュメモリ２２の回路構造を示しており、実際に装置として使用するためにはデータ入出力バッファ、タイミング発生回路等が必要である。

（５）ＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の動作
図７に、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの動作を表すフローチャートを示す。ＮＡＮＤ型フラッシュメモリには、デバイスの特性に応じて予めデータパターン依存書き込みの判断基準となる規定値の設定を行っておく。規定値には、前記したパンチスルーによる誤書き込みが発生する恐れのある書き込みメモリセルの内、最もソース線側のメモリセル番号が入力されている。まず、ユーザーが入力した書き込みデータのロードを行う。続いて、ロードされたデータの選択ページ番号が規定値よりも大きいか否かを判断する。この時、規定値のページよりもソース線側のページへの書き込みであれば、そのまま通常の書き込み動作に進む。

一方、規定値のページを含めてビット線側のページへの書き込みの場合には、書き込み動作の前にＦＬＡＧデータの読み出しを行う。ＦＬＡＧデータの読み出し方法を以下に示す。ここでは図８に示すように、書き込み時にＶｐａｓｓを与えるワード線、具体的にはＷＬ０〜ＷＬ（ｎ−３）に０Ｖを与え、ＷＬ（ｎ−２）〜ＷＬｎには４Ｖ程度のＶｒｅａｄを与える。ＭＣ０〜ＭＣ（ｎ−３）にデータが書き込まれているメモリセルが１つでもあれば、ＮＡＮＤストリングに電流は流れない。この場合には、ＦＬＡＧ‘１’と判定され、通常の書き込み動作に進む。一方、ＭＣ０〜ＭＣ（ｎ−３）にデータが書き込まれているページが１つもない場合にはＮＡＮＤストリングに電流が流れ、ＦＬＡＧ‘０’と判定される。

ＦＬＡＧ‘０’と判定された場合にはＶｐａｓｓの値を任意の基準で設定したΔＶｐａｓｓだけ下げることで誤書き込みの防止を行う。Ｖｐａｓｓの値をＶｐａｓｓ−ΔＶｐａｓｓに下げることで、Ｖｐａｓｓの値が図４に示したデータパターン依存書き込みの場合の設定可能範囲内まで下がり、誤書き込みを防止することができる。

書き込み動作の後、ステップアップ書き込み方式によるベリファイを行う。ベリファイはメモリセルアレイ１１内の各メモリセルのしきい値バラつきを抑制し、しきい値分布を狭くすることができる。図９にステップアップ書き込みのワード線電圧の書き込み電圧の波形の一例を示す。ステップアップ書き込み方式では図９に示すように、書き込み電圧ＶｐｇｍをΔＶｐｇｍずつ上昇させて書き込みを行う。本実施形態ではこの各段階のことをステップと称している。

本実施形態では、ベリファイ時の書き込み動作にステップアップ書き込み方式を用いている。ステップアップ書き込み方式を用いると、製造プロセスのバラつきにより書き込みスピードのバラつきが大きなメモリセルに対して、効果的に書き込むことができる。すなわち、書き込まれ易いメモリセルは低い書き込み電圧で、また、書き込まれ難いメモリセルは高い書き込み電圧で、それぞれ書込みが行われる。書き込み電圧を一定値毎のステップに区切ることにより、書き込み時間の高速化や狭いしきい値電圧の制御等を達成している。

Ｖｐｇｍのステップアップに伴いＶｐａｓｓの値がΔＶｐａｓｓずつステップアップする場合には、ステップアップ書き込み方式に準じてＶｐａｓｓの値を１ｓｔｅｐ下げることでデータパターン依存書き込みを回避しても構わない。この場合のワード線電圧の書き込み電圧及び中間電圧の波形の一例を図１０に示す。Ｖｐａｓｓの値を１ｓｔｅｐ下げた場合の印加電圧Ｖｐａｓｓ−１ｓｔｅｐはＶｐａｓｓから規定のΔＶｐａｓｓを引いた値（Ｖｐａｓｓ−ΔＶｐａｓｓ）となる。

ベリファイ動作はそれぞれのメモリセル毎に判断を行い、書き込みメモリセルで結果がＦａｉｌとなった（書き込み量不足）場合には書き込み電圧をステップアップさせ、再度書き込みを行う。一方、結果がＰａｓｓとなったメモリセルにはそれ以降ビット線に非書き込みメモリセルと同じＶｄｄを与え、書き込みを行わない。この工程を繰り返し、各メモリセルにおいてベリファイ動作を終えると書き込み動作終了となる。

前記した本実施形態によれば、次のような効果が得られる。すなわち、データパターン依存書き込みの場合にＶｐａｓｓの値を下げることにより誤書き込みを防止することができる。具体的には、データパターン依存書き込みの場合にはＶｐａｓｓの値から基準で設定したＶｐａｓｓ下げ、Ｖｐａｓｓ−ΔＶｐａｓｓを与えるようにしている。また、データパターン依存書き込みであるかどうかを判断するためのＦＬＡＧ領域及びＦＬＡＧチェック回路を設けている。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態の半導体記憶装置は前記第１の実施形態に記載した半導体記憶装置と同様の構造であるので、ここでは重複する部分の説明は省略する。

図１１は本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの動作を表すフローチャートである。第１の実施形態と同様にＮＡＮＤ型フラッシュメモリには、デバイスの特性に応じて予めデータパターン依存書き込みの判断基準となる規定値の設定を行っておく。規定値には、前記したパンチスルーによる誤書き込みが発生する恐れのある書き込みメモリセルの内、最もソース線側のメモリセル番号が入力されている。まず、ユーザーが入力した書き込みデータのロードを行う。続いて、ロードされたデータの選択ページ番号が規定値よりも大きいか否かを判断する。この時、規定値のページよりもソース線側のページへの書き込みであれば、そのまま通常の書き込み動作に進む。

一方、規定値のページを含めてビット線側のページへの書き込みの場合には、書き込み動作の前にＦＬＡＧデータの読み出しを行う。ＦＬＡＧデータの読み出し方法を以下に示す。第１の実施形態と同様に、書き込み時にＶｐａｓｓを与えるワード線、具体的にはＷＬ０〜ＷＬ（ｎ−３）に０Ｖを与え、ＷＬ（ｎ−２）〜ＷＬｎには４Ｖ程度のＶｒｅａｄを与える。ＷＬ０〜ＷＬ（ｎ−３）にデータが書き込まれているページが１つでもあれば、ＮＡＮＤストリングに電流は流れない。この場合には、ＦＬＡＧ‘１’と判定され、通常の書き込み動作に進む。一方、ＷＬ０〜ＷＬ（ｎ−３）にデータが書き込まれているページが１つもない場合にはＮＡＮＤストリングに電流が流れ、ＦＬＡＧ‘０’と判定される。ＦＬＡＧ‘０’と判定された場合には、ＷＬ０〜ＷＬ（ｎ−３）の内の任意の１ページへデータの書き込みを行う。

ＷＬ０〜ＷＬ（ｎ−３）の内の任意の１ページへデータの書き込みを行うと、Ｖｐａｓｓによって持ち上げられるチャネル電位Ｖｂｏｏｓｔを低く抑えることができる。そのため、パンチスルーを起こすほどの電位差とならず、メモリセルへの誤書き込みを防止することができる。

なお、Ｖｂｏｏｓｔを低く抑えるために書き込みを行うページの数は、１ページである必要はなく、任意に設定しても構わない。ＷＬ０〜ＷＬ（ｎ−３）の中央に誤書き込みを最も効率的に防止するページがあると考えられるため、そのページアドレスに書き込みを行うことが望ましい。しかし、書き込みを行うページアドレスは設計時にデバイスの特性を考慮し、注意深く決める必要があるため、変更しても構わない。加えて、書き込みを行うデータは、ロードされたデータを使用しても構わない。

ベリファイ動作はそれぞれのメモリセル毎に判断を行い、書き込みメモリセルで結果がＦａｉｌとなった（書き込み量不足）場合には書き込み電圧をステップアップさせ、再度書き込みを行う。一方、結果がＰａｓｓとなったメモリセルに接続されたビット線にはそれ以降非書き込みメモリセルと同じＶｄｄを与え、書き込みを行わない。この工程を繰り返し、各メモリセルにおいてベリファイがパスすると書き込み動作終了となる。

前記した本実施形態によれば、次のような効果が得られる。すなわち、データパターン依存書き込みの場合にＷＬ０〜ＷＬ（ｎ−３）の内の少なくとも任意の１ページにデータを書き込むことにより誤書き込みを防止することができる。具体的には、ＷＬ０〜ＷＬ（ｎ−３）の内の少なくとも任意の１ページにデータを書き込むことで、Ｖｂｏｏｓｔの値を低く抑え、パンチスルーの発生を抑制している。

（第３の実施形態）
（１）メモリシステム（不揮発性半導体記憶システム）の回路構成
次に、本発明の第３の実施形態に係る不揮発性半導体記憶システムについて説明する。本実施形態では、ＦＬＡＧ領域の判定をユーザーからの信号を受け、ＮＡＮＤ型フラッシュメモリを制御するコントローラーを有している。それ以外の部分は前記した第１の実施形態と同様の構成であるため、同じ符号を付し説明は省略する。

図１２は本発明の第３の実施形態に係るメモリシステムの構成を表すブロック図である。メモリシステム２３はＮＡＮＤ型フラッシュメモリ２１とコントローラー２２からなる。コントローラー２２は外部からのユーザーの書き込みや読み出しの指示に基づいてＮＡＮＤ型フラッシュメモリ２１の動作の制御等を行う。

（２）メモリシステム（不揮発性半導体記憶システム）の動作
図１３は本発明の第３の実施形態に係るメモリシステムの動作を表すフローチャートである。本実施形態例では、ＦＬＡＧ領域の判定はユーザーからの要求によって行われる。ユーザーが要求を行わない場合は、ＦＬＡＧ領域のチェックを行わない。そのため、書き込みシーケンスに、自動的に開始されるＦＬＡＧ領域の判定読み出し動作と、誤書き込み防止の書き込み動作が挿入されることはないので、前記第１の実施形態や第２の実施形態と比較して書き込みパフォーマンスを向上させることができる。

まず、初めに書き込みデータのロードを行う。データをロードした後、ユーザーからの要求がなければそのまま通常の書き込み動作に進む。コントローラー２２は、書き込もうとしているページがビット線に近いメモリセルへの書き込みを行う際に、コマンドによりＦＬＡＧ領域の読み出し動作を行い、データパターン依存書き込みであるかどうかを判断する。ＦＬＡＧ領域が書き込まれている、すなわち‘１’と判定されれば、誤書き込みが起こる可能性はないためそのまま通常の書き込み動作に進む。

ユーザーが外部から入力した信号に基づいて、コントローラー２２は制御信号をＮＡＮＤ型フラッシュメモリ２１に送信する。図１４にＦＬＡＧチェックを行うコマンドに対してコントローラー２２が送信する制御信号のタイミングチャートの一例を示す。まず、ユーザーから信号を受けたコントローラー２２はＦＬＡＧ読み出し指示として、ＣＬＥ（Command Latch Enable）をＬｏｗからＨｉｇｈ（以下、Ｌ→Ｈと称す。）とし、コマンド入力可能な状態にする。また、／ＷＥ（Write Enable）をＨ→ＬとしてＦＬＡＧ読み出しコマンドを入力する。続いて、ＦＬＡＧデータを読み出すアドレスを指定するためＡＬＥ（Address Latch Enable）をＬ→Ｈとし、／ＷＥをパルス状に変化させてアドレスを取り込む。次に、指定されたアドレスのＦＬＡＧデータの読み出し開始の指示として、ＣＬＥをＬ→Ｈとし、ＦＬＡＧ読み出し開始コマンドを入力する。また、／ＷＥ（Write Enable）をＨ→ＬとしてＦＬＡＧ読み出し開始コマンドを入力する。読み出し開始の指示の後、／ＲＥ（Read Enable）をＨ→Ｌとしてデータの出力を行う。

ＦＬＡＧ領域が書き込まれていない、すなわち‘０’と判定されれば、誤書き込み防止法を講じる必要がある。防止法の一つとして、ページアドレスを変更することが考えられる。ＦＬＡＧが‘０’と判定された場合には、ＷＬ０〜ＷＬ（ｎ−３）のページは消去状態にあるので、書き込みページとして使用できる。例えば、ＷＬ３１に書き込もうとしているデータをＷＬ０に書き込めば誤書き込みは発生しない。すなわち、データパターン依存書き込みの場合に書き込みページを、データパターン依存書き込みが発生しない任意のページに変更させる。但し、ユーザーは変更したアドレスを記憶しておいて、読み出す際に整合性を持たせる必要がある。書き込みページの変更指示や書き込みページのアドレスはユーザーがコマンドデコーダ２３を通じたコマンド入力によって行うことができる。

他の防止法としては、前記した第２の実施形態と同様に、ＷＬ０〜ＷＬ（ｎ−３）の内の少なくとも１ページにダミーデータを書き込む方法が考えられる。また、前記第１の実施形態と同様に、Ｖｐａｓｓを１ｓｔｅｐ下げることも考えられる。これらのダミーデータ書き込みやＶｐａｓｓの制御により誤書き込みを防止する方法も、ユーザーからのコマンド入力によって行うことができる。

前記した本実施形態によれば、次のような効果が得られる。すなわち、ＦＬＡＧ領域の判定を行うか否かをユーザーが判断することにより、前記第１の実施形態や第２の実施形態と比較して書き込みパフォーマンスを向上させることができる。つまり、必要な場合のみＦＬＡＧ領域のチェックを行うため、不必要なチェック工程等を省略することができる。また、ユーザーからのコマンド入力により制御を行うことが可能であるため種々の誤書き込み防止法を状況に応じて選択することができる。

（第４の実施形態）
本発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態では、前記した第１の実施形態においてメモリセルに多値の記憶領域を有していることを特徴とする。それ以外の部分は前記した第１の実施形態と同様の構成であるため、同じ符号を付し説明は省略する。多値の記憶領域を有するためにはメモリセルのしきい値分布を前記第１〜３の実施形態に記載した２値の場合よりも狭くしなければならず、より厳密なしきい値の制御が要求される。

ＦＬＡＧ‘０’と判定された場合にはＶｐａｓｓの値を任意の基準で設定したΔＶｐａｓｓだけ下げることで誤書き込みの防止を行う。Ｖｐａｓｓの値をＶｐａｓｓ−ΔＶｐａｓｓに下げることで、Ｖｐａｓｓの値が図４に示したデータパターン依存書き込みの場合の設定可能範囲内まで下がり、誤書き込みを防止することができる。

書き込み動作の後、ステップアップ書き込み方式によるベリファイを行う。ベリファイはメモリセルアレイ１１内の各メモリセルのしきい値バラつきを抑制し、しきい値分布を狭くすることができる。ステップアップ書き込み方式では書き込み電圧ＶｐｇｍをΔＶｐｇｍずつ上昇させて書き込みを行う。本実施形態ではこの各段階のことをステップと称している。

本実施形態でも、ベリファイ時の書き込み動作にステップアップ書き込み方式を用いている。ステップアップ書き込み方式を用いると、製造プロセスのバラつきにより書き込みスピードのバラつきが大きなメモリセルに対して、効果的に書き込むことができる。すなわち、書き込まれ易いメモリセルは低い書き込み電圧で、また、書き込まれ難いメモリセルは高い書き込み電圧で、それぞれ書込みが行われる。書き込み電圧を一定値毎のステップに区切ることにより、書き込み時間の高速化や狭いしきい値電圧の制御等を達成している。

Ｖｐｇｍのステップアップに伴いＶｐａｓｓの値がΔＶｐａｓｓずつステップアップする場合には、ステップアップ書き込み方式に準じてＶｐａｓｓの値を１ｓｔｅｐ下げることでデータパターン依存書き込みを回避しても構わない。Ｖｐａｓｓの値を１ｓｔｅｐ下げた場合の印加電圧Ｖｐａｓｓ−１ｓｔｅｐはＶｐａｓｓから規定のΔＶｐａｓｓを引いた値（Ｖｐａｓｓ−ΔＶｐａｓｓ）となる。

ベリファイ動作はそれぞれのメモリセル毎に判断を行い、書き込みメモリセルで結果がＦａｉｌとなった（書き込み量不足）場合には書き込み電圧をステップアップさせ、再度書き込みを行う。一方、結果がＰａｓｓとなったメモリセルにはそれ以降ビット線に非書き込みメモリセルと同じＶｄｄを与え、書き込みを行わない。この工程を繰り返し、各メモリセルにおいてベリファイ動作を終えると書き込み動作終了となる。

前記した本実施形態によれば、前記第１の実施形態の効果に加えて多値記憶のメモリセルを用いることで、記憶容量の増加等の効果を得ることができる。

（第５の実施形態）
本発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態では、前記した第２の実施形態においてメモリセルに多値の記憶領域を有していることを特徴とする。それ以外の部分は前記した第２の実施形態と同様の構成であるため、同じ符号を付し説明は省略する。また、多値記憶セルのメモリセルについては前記第４の実施形態と同様のものである。

本実施形態によれば、前記第２の実施形態の効果に加えて多値記憶のメモリセルを用いることで、記憶容量の増加等の効果を得ることができる。

（第６の実施形態）
本発明の第６の実施形態に係る不揮発性半導体記憶システムについて説明する。本実施形態では、前記した第３の実施形態においてメモリセルに多値の記憶領域を有していることを特徴とする。それ以外の部分は前記した第３の実施形態と同様の構成であるため、同じ符号を付し説明は省略する。また、多値記憶セルのメモリセルについては前記第４の実施形態と同様のものである。

本実施形態によれば、前記第３の実施形態の効果に加えて多値記憶のメモリセルを用いることで、記憶容量の増加等の効果を得ることができる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。

本発明の第１の実施形態に係る不揮発性半導体記憶装置に備えられるＮＡＮＤ型セルを模式的に示した断面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置に備えられるＮＡＮＤ型セルの等価回路図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を表すブロック図である。 本発明の実施形態の一態様に係る不揮発性半導体記憶装置のＶｍの設定可能な範囲を模式的に示した図である。 本発明の実施形態の一態様に係る不揮発性半導体記憶装置のＦＬＡＧデータ領域が割り当てられているページ内のデータの一例である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構造を表すブロック図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を表すフローチャートである。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のＦＬＡＧデータの読み出し方法模式的に示した断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を表すフローチャートである。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を表すフローチャートである。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を表すフローチャートである。 本発明の第３の実施形態に係る不揮発性半導体記憶システムの構成を表すブロック図である。 本発明の第３の実施形態に係る不揮発性半導体記憶システムの動作を表すフローチャートである。 本発明の第３の実施形態に係る不揮発性半導体記憶システムの動作を表すタイミングチャートである。 従来技術の不揮発性半導体記憶装置におけるメモリセル誤書き込みが発生するメカニズムを模式的に示した断面図である。

符号の説明

１ ＮＡＮＤストリング
２ 半導体基板
３ 不純物領域
４ チャネル領域
５ 絶縁膜
６ 電荷蓄積層
７ 制御ゲート
８ 導電膜
９ ソース不純物領域
１０ ドレイン不純物領域
１１ メモリセルアレイ
１２ データレジスタ
１３ ワード線制御回路
１４ ビット線制御回路
１５ ロウデコーダ
１６ リミッタ回路
１７ ＦＬＡＧチェック回路
１８ カラムデコーダ
１９ 昇圧回路
２０ 主制御回路
２１ ＮＡＮＤ型フラッシュメモリ
２２ コントローラー
２３ メモリシステム
ＢＬ ビット線
ＭＣ メモリセル
ＷＬ ワード線
ＳＧＤ ドレイン側セレクトゲート
ＳＧＳ ソース側セレクトゲート

Claims (6)

1. 電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイと、
   複数の前記メモリセルの制御ゲートと共通に接続されたワード線と、
   前記ＮＡＮＤストリング構造の一端と接続されたソース線と、
   所定の前記ワード線に対応するページにデータを書き込む場合に前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する回路と、
   前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりも前記ソース線側の前記ワード線電圧を調整する回路と、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイと、
   複数の前記メモリセルの制御ゲートと共通に接続されたワード線と、
   前記ＮＡＮＤストリング構造の一端と接続されたソース線と、
   所定の前記ワード線に対応するページにデータを書き込む場合に前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する回路と、
   前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりもソース線側の少なくとも１つの前記メモリセルに予めデータを書き込む回路と、
   を備えることを特徴とする不揮発性半導体記憶装置。
3. 前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する回路は、前記ページ毎に割り当てられるＦＬＡＧデータ領域のデータの値によって判定するものであることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、
   前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、
   前記コントローラーから送信された前記制御信号に基づいて所定の前記ワード線に対応するページにデータを書き込む場合に、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、
   前記コントローラーを通じて前記判定を行うか否かを選択する手段と、
   前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりも前記ソース線側の前記ワード線電圧を調整する手段と、
   を備えることを特徴とする不揮発性半導体記憶システム。
5. 電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、
   前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、
   前記コントローラーから送信された前記制御信号に基づいて所定の前記ワード線に対応するページにデータを書き込む場合に、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、
   前記コントローラーを通じて前記判定を行うか否かを選択する手段と、
   前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態である場合に、前記所定のワード線よりもソース線側の少なくとも１つの前記メモリセルに予めデータを書き込む手段と、
   を備えることを特徴とする不揮発性半導体記憶システム。
6. 電気的にデータの書き換えが可能なメモリセルが複数個直列に接続されたＮＡＮＤストリング構造を複数配列して構成されたメモリセルアレイ、複数の前記メモリセルの制御ゲートと共通に接続されたワード線、及び前記ＮＡＮＤストリング構造の一端と接続されたソース線を有する不揮発性半導体記憶装置と、
   前記不揮発性半導体記憶装置に外部からの信号に応じて前記不揮発性半導体記憶装置に制御信号を送信するコントローラーと、
   前記コントローラーから送信された前記制御信号に基づいて所定の前記ワード線に対応するページにデータを書き込む場合に、前記所定のワード線よりも前記ソース線側の前記メモリセルの全てが消去状態であるか否かを判定する手段と、
   前記コントローラーが、前記ソース線側のメモリセルにデータが書き込まれていないことを検出した場合に、書き込み対象のページアドレス変更する手段を備えることを特徴とする不揮発性半導体記憶システム。

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