TWI397075B - 交替式讀取模式 - Google Patents

交替式讀取模式 Download PDF

Info

Publication number
TWI397075B
TWI397075B TW096150404A TW96150404A TWI397075B TW I397075 B TWI397075 B TW I397075B TW 096150404 A TW096150404 A TW 096150404A TW 96150404 A TW96150404 A TW 96150404A TW I397075 B TWI397075 B TW I397075B
Authority
TW
Taiwan
Prior art keywords
volatile storage
condition
voltage
read
read operations
Prior art date
Application number
TW096150404A
Other languages
English (en)
Other versions
TW200849263A (en
Inventor
Nima Mokhlesi
Original Assignee
Sandisk Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/618,569 external-priority patent/US7495962B2/en
Priority claimed from US11/618,578 external-priority patent/US7440324B2/en
Application filed by Sandisk Technologies Inc filed Critical Sandisk Technologies Inc
Publication of TW200849263A publication Critical patent/TW200849263A/zh
Application granted granted Critical
Publication of TWI397075B publication Critical patent/TWI397075B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Description

交替式讀取模式
本發明係關於用於非揮發性儲存器之技術。
交叉參照以下申請案，並將其全文以引用的方式併入本文中。發明人為Nima Mokhlesi之名為「具有交替式讀取模式的裝置(Apparatus With Alternating Read Mode)」的美國專利申請案第11/618,578號[代理人檔案號碼SAND-01112US1]，其與本申請案同一天申請，其全文以引用之方式併入本文中。
半導體記憶體已風行於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可擦可程式化唯讀記憶體(EEPROM)及快閃記憶體為最為風行之非揮發性半導體記憶體。
EEPROM及快閃記憶體均利用定位於上方且與半導體基板中之通道區域絕緣的浮動閘極。將浮動閘極定位於源極區域與汲極區域之間。控制閘極經提供於浮動閘極上方且與浮動閘極絕緣。藉由保持於浮動閘極上的電荷之量來控制電晶體之臨限電壓。亦即，藉由浮動閘極上的電荷之位準來控制在接通電晶體以允許其源極與汲極之間的導通之前必須施加至控制閘極的電壓之最小量。
在對EEPROM或快閃記憶體裝置(諸如NAND快閃記憶體裝置)進行程式化時，通常向控制閘極施加程式電壓且位元線接地。來自通道之電子注入浮動閘極中。當電子於浮 動閘極中累積時，浮動閘極變得帶負電，且記憶體單元之臨限電壓升高以使得記憶體單元處於程式化狀態。可在題為"Source Side Self Boosting Technique for Non－Volatile Memory"之美國專利第6,859,397號中及題為"Detecting Over Programmed Memory"之美國專利第6,917,542號中找到關於程式化之較多資訊，兩個專利均以全文引用之方式而併入本文中。
一些EEPROM及快閃記憶體裝置具有用以儲存兩個電荷範圍之浮動閘極，且因此，可在兩個狀態(擦除狀態與程式化狀態)之間對記憶體單元進行程式化/擦除。有時將該快閃記憶體裝置稱為二進位快閃記憶體裝置。
藉由識別以禁用範圍分隔的多個不同容許/有效程式化臨限電壓範圍而實施多狀態快閃記憶體裝置。每一不同臨限電壓範圍對應於編碼於記憶體裝置中的資料位元之集合之預定值。因此，可將臨限電壓範圍稱為資料狀態。
儲存於浮動閘極上的表觀電荷之偏移可由於基於儲存在鄰近浮動閘極中之電荷的電場之耦合而發生。此浮動閘極與浮動閘極之耦合現象描述於以全文引用方式併入本文中的美國專利第5,867,429號中。鄰近於目標浮動閘極之浮動閘極可包括在同一位元線上之鄰接浮動閘極、同一字線上之鄰接浮動閘極或與目標浮動閘極成對角之浮動閘極(因為其處於鄰接位元線及鄰接字線上)。
浮動閘極與浮動閘極之耦合現象最顯著發生於已在不同時間經程式化的鄰近記憶體單元之集合之間。舉例而言，第一記憶體單元經程式化以向其浮動閘極添加對應於資料 之一集合的電荷位準。隨後，一或多個鄰近記憶體單元經程式化以向其浮動閘極添加對應於資料之第二集合的電荷位準。在對該等鄰近記憶體單元中之一或多者進行程式化之後，自第一記憶體單元讀取之電荷位準由於耦合至第一記憶體單元之鄰近記憶體單元上的電荷之效應而呈現為不同於經程式化的電荷位準。來自鄰近記憶體單元之耦合可使所讀取的表觀電荷位準偏移一充足量而導致對所儲存之資料的錯誤讀取。
浮動閘極與浮動閘極之耦合的效應對於多狀態裝置具有較大意義，因為在多狀態裝置中，容許的臨限電壓範圍及禁用範圍比在二進位裝置中窄。因此，浮動閘極與浮動閘極之耦合可導致記憶體單元自容許的臨限電壓範圍偏移至禁用範圍或另一容許的臨限電壓範圍。
隨著記憶體單元在大小上繼續縮減，預期臨限電壓之自然程式化及擦除分布歸因於短通道效應、較大氧化物厚度/耦合比變化及較大通道摻雜劑波動而增加。臨限電壓之分布的增加可減小鄰近資料狀態之間的可用分隔。因此，臨限電壓之分布的增加將使鄰近浮動閘極之間的耦合之問題惡化。
此外，字線之間的空間之減小及位元線之間的空間之減小亦將增大鄰近浮動閘極之間的耦合。
因此，需要減小浮動閘極之間的耦合之效應。
為了考慮到基於儲存於鄰接浮動閘極(或其他電荷儲存元件)中之電荷的耦合，對於目標記憶體單元之讀取過程 將向鄰接記憶體單元(或其他記憶體單元)提供補償以減小鄰接記憶體單元對於目標記憶體單元造成的耦合效應。所施加之補償係基於鄰接記憶體單元之狀況。為了施加正確補償，讀取過程將至少部分地將對於鄰近記憶體單元之讀取操作與對於目標記憶體單元之讀取操作混雜。
一實施例包括對目標非揮發性儲存元件執行一組讀取操作作為讀取儲存於目標非揮發性儲存元件中之特定資料值之共同嘗試的部分，對鄰接非揮發性儲存元件執行一群組讀取操作，基於該群組讀取操作而自該組讀取操作之一子集選擇資訊及基於所選資訊而報告儲存於目標非揮發性儲存元件中的資料值。該群組讀取操作被至少部分臨時地與該組讀取操作混雜。該組讀取操作之至少一子集向鄰接非揮發性儲存元件施加不同電壓。
一實施例包括基於對於特定非揮發性儲存元件之一群組讀取操作而判定特定非揮發性儲存元件之感知狀況及對於目標非揮發性儲存元件執行一組讀取操作。該特定非揮發性儲存元件鄰接於目標非揮發性儲存元件。在讀取操作之群組之間執行該組讀取操作之至少一子集。該組讀取操作之不同子集向特定非揮發性儲存元件施加不同電壓。不同電壓係關於特定非揮發性儲存元件之不同電位狀況。該組讀取操作之子集中之一者與感知狀況相關。該過程亦包括基於該組讀取操作之子集中與感知狀況相關的一者而識別目標非揮發性儲存元件中之資料。
一實施例包括對於第一狀況測試特定非揮發性儲存元 件，對於目標非揮發性儲存元件執行第一讀取過程，在特定非揮發性儲存元件滿足第一狀況之情況下基於第一讀取過程識別來自目標非揮發性儲存元件之資料，在執行第一讀取過程之後對於第二狀況測試特定非揮發性儲存元件，對於目標非揮發性儲存元件執行第二讀取過程及在特定非揮發性儲存元件滿足第二狀況之情況下基於第二讀取過程識別來自目標非揮發性儲存元件之資料。第一讀取過程包括向特定非揮發性儲存元件施加第一電壓。該特定非揮發性儲存元件鄰接於目標非揮發性儲存元件。第二讀取過程包括向特定非揮發性儲存元件施加第二電壓。在一實例實施中，對於第一狀況之測試在第一讀取過程之前發生，且對於第二狀況之測試在基於第一讀取過程識別來自目標非揮發性儲存元件之資料的步驟之後及第二讀取過程之前發生。第一電壓與第一狀況相關聯且第二電壓與第二狀況相關聯。
一實例實施包含複數個非揮發性儲存元件及與該複數個非揮發性儲存元件通信以執行本文所論述之過程的一或多個管理電路。
快閃記憶體系統之一實例使用NAND結構，其包括串聯配置夾於兩個選擇閘極之間的多個電晶體。將串聯之電晶體及選擇閘極稱為NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路圖。圖1及圖2描繪之NAND串包括串聯且夾於第一(或汲極)選擇閘極120與第二(或源極)選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極 120經由位元線接觸點126而使NAND串連接至位元線。選擇閘極122使NAND串連接至源極線128。藉由向選擇線SGD施加適當電壓而控制選擇閘極120。藉由向選擇線SGS施加適當電壓而控制選擇閘極122。電晶體100、102、104及106中之每一者具有控制閘極及浮動閘極。舉例而言，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。
注意，雖然圖1及圖2展示NAND串中之四個記憶體單元，但四個電晶體之使用僅被提供作為實例。NAND串可具有四個以下記憶體單元或四個以上記憶體單元。舉例而言，一些NAND串將包括八個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、128個記憶體單元等等。本文中之論述不限於NAND串中之記憶體單元的任何特定數目。
使用NAND結構之快閃記憶體系統的典型架構將包括若干NAND串。每一NAND串藉由其受選擇線SGS控制的源極選擇閘極而連接至源極線，且藉由其受選擇線SGD控制的汲極選擇閘極而連接至其相關聯之位元線。每一位元線及經由位元線接觸點連接至彼位元線的各別NAND串構成記憶體單元之陣列之行。多個NAND串共用位元線。通常，位元線在NAND串之頂部上在垂直於字線之方向上延伸且 連接至一或多個感測放大器。
每一記憶體單元可儲存資料(類比或數位)。當儲存一位元之數位資料時(稱為二進位記憶體單元)，記憶體單元之可能臨限電壓的範圍經劃分為被指派邏輯資料"1"及"0"之兩個範圍。在NAND型快閃記憶體之一實例中，記憶體單元經擦除之後的臨限電壓為負的，且經界定為邏輯"1"。程式化之後的臨限電壓為正的，且經界定為邏輯"0"。當臨限電壓為負且藉由向控制閘極施加0伏特而嘗試讀取時，記憶體單元將接通以指示正儲存邏輯1。當臨限電壓為正且藉由向控制閘極施加0伏特而嘗試讀取操作時，記憶體單元將不接通，其指示儲存邏輯零。
記憶體單元亦可儲存多個層級之資訊(稱為多狀態記憶體單元)。在儲存多級資料之情況下，將可能臨限電壓之範圍劃分為資料之層級的數目。舉例而言，若儲存四級資訊(兩位元之資料)，則將存在四個臨限電壓範圍，將其指派給資料值"11"、"10"、"01"及"00"。在NAND型記憶體之一實例中，在擦除操作之後的臨限電壓為負的，且經界定為"11"。正臨限電壓用於資料狀態"10"、"01"及"00"。若儲存八級資訊(三位元之資料)，則將存在八個臨限電壓範圍，將其指派給資料值"000"、"001"、"010"、"011"、"100"、"101"、"110"及"111"。經程式化至記憶體單元中之資料與單元之臨限電壓位準之間的特定關係取決於對於單元所採用的資料編碼機制。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(其 兩者均以全文引用之方式併入本文中)描述用於多狀態快閃記憶體單元之各種資料編碼機制。在一實施例中，藉由使用格雷碼指派而將資料值指派給臨限電壓範圍以使得若浮動閘極之臨限電壓錯誤地偏移至其鄰接實體狀態，則將僅影響一個位元。
NAND型快閃記憶體之相關實例及其操作提供於以下美國專利/專利申請案中，其均以引用方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。本文中之論述亦可應用於除NAND之外的其他類型之快閃記憶體以及其他類型之非揮發性記憶體。
亦可使用除NAND快閃記憶體之外的其他類型之非揮發性儲存裝置。舉例而言，亦可配合本發明而使用所謂的TANOS結構(由矽基板上之TaN－Al2 O3 －SiN－SiO2 的堆疊層組成)，其基本上為使用電荷在氮化物層(替代浮動閘極)中之捕集的記憶體單元。在快閃EEPROM系統中有用的另一類記憶體單元利用非傳導介電材料來替代傳導浮動閘極從而以非揮發性方式儲存電荷。該單元描述於Chan等人所著之文章"A True Single－Transistor Oxide－Nitride－Oxide EEPROM Device"，IEEE Electron Device Letters，第EDL－8卷，第3號，1987年3月，第93－95頁中。將由氧化矽、氮化矽及氧化矽("ONO")形成之三層介電質夾於傳導控制閘極與半導體基板之表面之間記憶體單元通道以上。藉由自單元通道向氮 化物中注入電子而對單元進行程式化，在氮化物中將電子捕集並儲存於有限區域中。此儲存之電荷接著以可偵測之方式而改變單元之通道之一部分的臨限電壓。藉由向氮化物中注入熱電洞而對單元進行擦除。亦參看Nozaki等人之"A 1－Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"，IEEE Journal of Solid－State Circuits，第26卷，第4號，1991年4月，第497－501頁，其描述採取分裂閘極組態之類似單元，其中摻雜多晶矽閘極在記憶體單元通道之一部分上延伸以形成單獨的選擇電晶體。前述兩篇文章以全文引用之方式併入本文中。在由William D.Brown及Joe E.Brewer編輯之"Nonvolatile Semiconductor Memory Technology"，IEEE Press,1998(其以引用方式併入本文中)的章節1.2中提及之程式化技術亦在彼章節中經描述為可應用於介電電荷捕集裝置。亦可使用其他類型之記憶體裝置。
圖3說明具有用於並行讀取並程式化記憶體單元(例如，NAND多狀態快閃記憶體)之頁面的讀取/寫入電路之記憶體裝置210。記憶體裝置210可包括一或多個記憶體晶粒或晶片212。記憶體晶粒212包括記憶體單元之陣列(二維或三維)200、控制電路220及讀取/寫入電路230A及230B。在一實施例中，在陣列之相對兩側以對稱方式實施藉由各種周邊電路而進行的對記憶體陣列200之存取，從而使每一側上的存取線路及電路之密度減半。讀取/寫入電路230A及230B包括多個感測區塊300，其允許並行讀取或程式化 記憶體單元之頁面。可藉由字線經由列解碼器240A及240B且藉由位元線經由行解碼器242A及242B對記憶體陣列100定址。在典型實施例中，控制器244與一或多個記憶體晶粒212包括於同一記憶體裝置210(例如，可抽取式儲存卡或封裝)中。經由線路232在主機與控制器244之間且經由線路234在控制器與一或多個記憶體晶粒212之間轉移命令及資料。
控制電路220與讀取/寫入電路230A及230B合作以對記憶體陣列200執行記憶體操作。控制電路220包括狀態機222、晶片上位址解碼器224及功率控制模組226。狀態機222提供對記憶體操作之晶片級控制。晶片上位址解碼器224提供主機或記憶體控制器所使用之位址與解碼器240A、240B、242A及242B使用之硬體位址之間的位址介面。功率控制模組226控制在記憶體操作期間供應至字線及位元線的功率及電壓。在一實施例中，功率控制模組226包括可產生比電源電壓大之電壓的一或多個電荷泵。
在一實施例中，控制電路221、功率控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244中之一者或任一組合可稱為一或多個管理電路。
圖4為個別感測區塊300之方塊圖，將其分割為稱為感測模組480之核心部分及共同部分490。在一實施例中，將存在對於每一位元線的單獨的感測模組480及對於多個感測 模組480之集合的一共同部分490。在一實例中，感測區塊將包括一個共同部分490及八個感測模組480。群組中之感測模組中之每一者將與相關聯的共同部分經由資料匯流排472通信。關於其他細節，參看以全文引用方式併入本文中之美國專利申請公開案第2006/0140007號。
感測模組480包含感測電路470，其判定所連接之位元線中的傳導電流是否在預定臨限位準以上或以下。在一些實施例中，感測模組480包括通常稱為感測放大器之電路。感測模組480亦包括用以設定所連接之位元線上的電壓狀況之位元線鎖存器482。舉例而言，鎖存於位元線鎖存器482中之預定狀態將導致所連接之位元線被拉至表示程式化抑制的狀態(例如，Vdd)。
共同部分490包含處理器492、資料鎖存器之集合494及耦合於資料鎖存器之集合494與資料匯流排420之間的I/O介面496。處理器492執行計算。舉例而言，其功能中之一者為判定儲存於所感測之記憶體單元中的資料及將所判定之資料儲存於資料鎖存器之集合中。資料鎖存器之集合494用以儲存在讀取操作期間由處理器492判定之資料位元。其亦用以儲存在程式化操作期間自資料匯流排420匯入之資料位元。所匯入之資料位元表示意欲經程式化至記憶體中的寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供介面。
在讀取或感測期間，系統之操作處於狀態機222之控制下，該狀態機222控制不同控制閘極電壓向經定址之單元 的供應。隨著該電壓步進經過對應於記憶體所支援之各種記憶體狀態的各種預定義控制閘極電壓，感測模組480可在此等電壓中之一者處跳脫(trip)，且輸出將自感測模組480經由匯流排472而被提供至處理器492。在彼點處，處理器492藉由對感測模組之跳脫事件的考慮及關於自狀態機經由輸入線路493施加之控制閘極電壓的資訊而判定所得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼且將所得資料位元儲存至資料鎖存器494中。在核心部分之另一實施例中，位元線鎖存器482服務於雙重用途，作為用於鎖存感測模組480之輸出的鎖存器且亦作為如上文描述之位元線鎖存器。
預期一些實施將包括多個處理器492。在一實施例中，每一處理器492將包括一輸出線路(圖4中未描繪)以使得輸出線路中之每一者被有線地邏輯或連接(wired－OR'd)至一起。在一些實施例中，輸出線路在連接至有線邏輯或線路之前經反轉。此組態致能在程式化驗證過程期間對程式化過程何時完成的快速判定，因為接收有線邏輯或線路之狀態機可判定所程式化之所有位元何時已達到所要位準。舉例而言，當每一位元已達到其所要位準時，彼位元之邏輯零將被發送至有線邏輯或線路(或者資料1經反轉)。當所有位元輸出資料0(或經反轉之資料1)時，狀態機就知曉需終止程式化過程。在每一處理器與八個感測模組通信之實施例中，狀態機可能(在一些實施例中)需要讀取有線邏輯或線路八次，或者邏輯經添加至處理器492以累計相關聯之 位元線的結果以使得狀態機僅需讀取有線邏輯或線路一次。
在程式化或驗證期間，將待經程式化之資料自資料匯流排420儲存於資料鎖存器之集合494中。在狀態機之控制下的程式化操作包含施加至經定址之記憶體單元之控制閘極的一系列程式化電壓脈衝(其具有遞增之量值)。每一程式化脈衝之後為一用以判定記憶體單元是否已被程式化至所要狀態的驗證過程。處理器492對照所要記憶體狀態監視驗證之記憶體狀態。當兩者一致時，處理器492設定位元線鎖存器482以使得將位元線拉至表示程式化抑制之狀態。此抑制耦合至位元線之單元使其免於進一步的程式化，即使其在其控制閘極上經受程式化脈衝。在其他實施例中，處理器最初載入位元線鎖存器482且感測電路在驗證過程期間將其設定為抑制值。
資料鎖存器堆疊494含有對應於感測模組的資料鎖存器之堆疊。在一實施例中，對於每一感測模組480存在三個(或四個，或另一數目)資料鎖存器。由於感測模組與位元線(且因此，特定區塊中之NAND串)相關聯，因此對於每一NAND串存在三個資料鎖存器(例如，L1、L2及L3)。因此，特定記憶體單元及其在同一NAND串上之鄰接者共用三個鎖存器之共同集合。在一實施例中，鎖存器各為一個位元。
在一些實施中(但未作要求)，將資料鎖存器實施為移位暫存器以使得儲存於其中之並行資料經轉換為串行資料以 用於資料匯流排420，且反之亦然。在一較佳實施例中，對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器可被鏈接至一起以形成區塊移位暫存器以使得可藉由串行轉移而輸入或輸出資料之區塊。特定言之，讀取/寫入模組之組經調適以使得其資料鎖存器之集合中的每一者將順序地將資料移至資料匯流排中或移出資料匯流排，如同其為整個讀取/寫入區塊之移位暫存器的部分一般。
可在以下文獻中找到關於非揮發性儲存裝置之各種實施例的結構及/或操作之額外資訊：(1)於2004年3月25日發表的美國專利申請公開案第2004/0057287號，"Non－Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)於2004年6月10日發表的美國專利申請公開案第2004/0109357號，"Non－Volatile Memory And Method with Improved Sensing"；(3)美國專利申請公開案第20050169082號；(4)於2005年4月5日申請，發明者為Jian Chen的題為"Compensating for Coupling During Read Operations of Non－Volatile Memory"之美國專利申請案第11/099,133號；及(5)於2005年12月28日申請，發明者為Siu Lung Chan及Raul－Adrian Cernea的題為"Reference Sense Amplifier For Non－Volatile Memory"之美國專利申請案第11/321,953號。所有五個以上列出之專利文獻均以全文引用之方式併入本文中。
圖5描繪記憶體單元陣列200之例示性結構。在一實施例中，將記憶體單元之陣列劃分為大量記憶體單元區塊。如 對於快閃EEPROM系統為常見的，區塊為擦除之單位。亦即，每一區塊含有一同經擦除的最小數目之記憶體單元。通常將每一區塊劃分為許多個頁面。頁面為程式化之單位。通常將資料之一或多個頁面儲存於一列記憶體單元中。頁面可儲存一或多個區段。區段包括使用者資料及附加項資料。附加項資料通常包括已根據區段之使用者資料而計算出的錯誤校正碼(ECC)。控制器(在下文中得到描述)之部分在資料經程式化至陣列中時計算ECC，且亦在資料被自陣列讀取時檢查ECC。或者，將ECC及/或其他附加項資料儲存於與其所關於之使用者資料不同的頁面中或甚至不同的區塊中。使用者資料之區段通常為512位元組，其對應於磁碟機中磁區之大小。大量頁面形成區塊，在(例如)8個頁面至高達32個、64個、128個或128個以上頁面之間。
在另一實施例中，將位元線劃分為偶數位元線及奇數位元線。在奇數/偶數位元線架構中，同時對沿共同字線且連接至奇數位元線之記憶體單元進行程式化，而在另一時間對沿共同字線且連接至偶數位元線之記憶體單元進行程式化。
圖5展示串聯連接以形成NAND串之四個記憶體單元。雖然展示每一NAND串中包括四個單元，但可使用四個以上或以下之單元(例如，16個、32個、64個、128個或另一數目之記憶體單元可處於一NAND串上)。NAND串之一端子經由汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至相 應位元線，且另一端子經由源極選擇閘極(連接至選擇閘極源極線SGS)連接至源極線。
在成功程式化過程(連同驗證)之末尾，記憶體單元之臨限電壓應處於適當地用於經程式化之記憶體單元之臨限電壓的一或多個分布內或用於經擦除之記憶體單元之臨限電壓的分布內。圖6說明當每一記憶體單元儲存兩位元資料時，記憶體單元陣列之實例臨限電壓分布。然而，其他實施例可對於每一記憶體單元使用兩個以上或以下位元之資料(例如，對於每一記憶體單元三位元之資料)。圖6展示經擦除之記憶體單元的第一臨限電壓分布E。亦描繪經程式化之記憶體單元的三個臨限電壓分布A、B及C。在一實施例中，E分布中之臨限電壓為負且A、B及C分布中之臨限電壓為正。
圖6之每一不同臨限電壓範圍對應於資料位元之集合的預定值。經程式化至記憶體單元中之資料與單元之臨限電壓位準之間的特定關係取決於對於單元所採用的資料編碼機制。在一實施例中，藉由使用格雷碼指派而將資料值指派給臨限電壓範圍以使得若浮動閘極之臨限電壓錯誤地偏移至其鄰接實體狀態，則將僅影響一個位元。一實例向臨限電壓範圍E(狀態E)指派"11"，向臨限電壓範圍A(狀態A)指派"10"，向臨限電壓範圍B(狀態B)指派"00"且向臨限電壓範圍C(狀態C)指派"01"。然而，在其他實施例中，不使用格雷碼。
在一實施例中，對於每一狀態之兩位元資料處於不同頁 面中。參看圖6之過程的狀態E，兩個頁面均儲存"1"。參看狀態A，上部頁面儲存位元1且下部頁面儲存位元0。參看狀態B，兩個頁面均儲存"0"。參看狀態C，上部頁面儲存位元0且下部頁面儲存位元1。
在另一實施例中，對於每一狀態之兩位元資料處於同一頁面中。雖然圖11展示四個狀態，但亦可配合其他多狀態結構(包括彼等包括四個以上或四個以下之狀態的結構)來使用本發明。
圖6亦展示用於自記憶體單元讀取資料之三個讀取參考電壓Vra、Vrb及Vrc。藉由測試給定記憶體單元之臨限電壓是否在Vra、Vrb及Vrc以上或以下，系統可判定記憶體單元處於何種狀態。Vra、Vrb及Vrc之實例值包括Vra＝0 v，Vrb＝1.25 v且Vrc＝2.65 v。實例之另一集合包括Vra＝0 v、Vrb＝1.35 v且Vrc＝2.6 v。Vra、Vrb及Vrc之其他實例值分別為0.0 V、1.25 V及2.5 V。亦可使用其他值。
圖6亦展示三個驗證參考電壓Vva、Vvb及Vvc。在將記憶體單元程式化至狀態A時，系統將測試彼等記憶體單元是否具有大於或等於Vva之臨限電壓。在將記憶體單元程式化至狀態B時，系統將測試記憶體單元是否具有大於或等於Vvb之臨限電壓。在將記憶體單元程式化至狀態C時，系統將判定記憶體單元之臨限電壓是否大於或等於Vvc。Vva、Vvb及vvc之實例值包括Vva＝0.40 v，Vvb＝1.80 v且Vvc＝3.35 v。實例之另一集合包括Vva＝0.5 v，Vvb＝1.9 v且Vvc＝3.3 v。Vva、Vvb及vvc之其他實例值分別為0.5 V、 1.8 V及3.2 V。亦可使用其他值。
在一實施例中，作為通常所說的全序列程式化，可直接將記憶體單元自擦除狀態E程式化為程式化狀態A、B或C中之任一者。舉例而言，待經程式化的記憶體單元之群體可首先經擦除以使得群體中之所有記憶體單元處於擦除狀態E中。在將一些記憶體單元自狀態E程式化為狀態A的同時，將其他記憶體單元自狀態E程式化為狀態B且/或自狀態E程式化為狀態C。藉由圖6之三個彎箭頭來以圖形描繪全序列程式化。
圖7A至圖7C揭示用於程式化非揮發性記憶體之另一過程，其藉由對於任一特定記憶體單元，在寫入至先前頁面之鄰近記憶體單元之後寫入關於特定頁面之彼特定記憶體單元而減小浮動閘極與浮動閘極之耦合效應。在由圖7A至圖7C教示之過程之實施的一實例中，非揮發性記憶體單元藉由使用四個資料狀態而對於每一記憶體單元儲存兩位元資料。舉例而言，假設狀態E為擦除狀態且狀態A、B及C為程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此為非格雷編碼之實例，因為在鄰近狀態A&B之間兩個位元均改變。亦可使用資料至實體資料狀態之其他編碼。每一記憶體單元在兩個頁面中儲存資料。出於參考目的，此等資料頁面將被稱為上部頁面及下部頁面；然而，可給予其其他標籤。參看圖7A至圖7C之過程的狀態A，上部頁面儲存位元0且下部頁面儲存位元1。參看狀態B，上部頁面儲存位元1且下部 頁面儲存位元0。參看狀態C，兩個頁面均儲存位元資料0。
圖7A至圖7C之程式化過程為兩步過程。在第一步驟中，對下部頁面進行程式化。若下部頁面待保持資料1，則記憶體單元狀態保持於狀態E。若資料待經程式化為0，則記憶體單元之電壓的臨限升高以使得記憶體單元經程式化為狀態B'。因此，圖7A展示記憶體單元自狀態E至狀態B'之程式化。圖7A中描繪之狀態B'為中間狀態B；因此，將驗證點描繪為低於Vvb之Vvb'。
在一實施例中，在將記憶體單元自狀態E程式化為狀態B'之後，其在NAND串中之鄰接記憶體單元(連接至WLn＋1)接著將關於其下部頁面而經程式化。舉例而言，在對連接至WL0之記憶體單元的下部頁面進行程式化之後，處於同一NAND串上但連接至WL1之記憶體單元(鄰接記憶體單元)的下部頁面將被程式化。在對鄰接記憶體單元進行程式化之後，浮動閘極與浮動閘極之耦合效應將使得較早被程式化之記憶體單元的表觀臨限電壓升高(若彼較早記憶體單元具有自狀態E升高至狀態B'之臨限電壓)。此將具有加寬狀態B'之臨限電壓分布的效應，如在圖7B中所描繪。臨限電壓分布之此明顯加寬將在對上部頁面進行程式化時得到矯正。
圖7C描繪對上部頁面進行程式化之過程。若記憶體單元處於擦除狀態E中且上部頁面待保持於1，則記憶體單元將保持於狀態E中。若記憶體單元處於狀態E中且其上部頁面資料待經程式化為0，則記憶體單元之臨限電壓將升高以 使得記憶體單元處於狀態A中。若記憶體單元處於中間臨限電壓分布550中且上部頁面資料待保持於1，則記憶體單元將經程式化為最終狀態B。若記憶體單元處於中間臨限電壓分布550中且上部頁面資料待變為資料0，則記憶體單元之臨限電壓將升高以使得記憶體單元處於狀態C中。圖7A至圖7C所描繪之過程減小浮動閘極之間的耦合效應，因為僅鄰接記憶體單元之上部頁面程式化將具有對給定記憶體單元之表觀臨限電壓的影響。
雖然圖7A至圖7C提供關於四個資料狀態及兩個資料頁面之實例，但可將圖7A至圖7C所教示之概念應用於具有四個以上或四個以下狀態、不同於兩個的頁面及/或其他資料編碼的其他實施。
圖8為描述藉由利用圖7A至圖7C之程式化方法而對記憶體單元進行程式化的次序之一實施例之表。對於連接至字線WL0之記憶體單元，下部頁面形成頁面0且上部頁面形成頁面2。對於連接至字線WL1之記憶體單元，下部頁面形成頁面1且上部頁面形成頁面4。對於連接至字線WL2之記憶體單元，下部頁面形成頁面3且上部頁面形成頁面6。對於連接至字線WL3之記憶體單元，下部頁面形成頁面5且上部頁面形成頁面7。根據自頁面0至頁面7之頁面號碼而對記憶體單元進行程式化。在其他實施例中，亦可使用程式化之其他次序。
在一實施例中，若寫入足夠資料而填滿字線，則系統可經設置以執行全序列寫入。若無足夠資料被寫入，則程式 化過程可藉由所接收之資料來對下部頁面進行程式化。當接收後續資料時，系統接著將對上部頁面進行程式化。在又一實施例中，系統可以對下部頁面進行程式化之模式而開始寫入且在隨後接收到足夠資料以填滿整個(或大部分)字線之記憶體單元的情況下轉換為全序列程式化模式。該實施例之較多細節經揭示於在12/14/04申請，發明者為Sergy Anatolievich Gorobets及Yan Li的題為"Pipelined Programming of Non－Volatile Memories Using Early Data"之美國專利申請公開案第2006/0126390號，序列號第11/013,125號中，其以全文引用方式併入本文中。
雖然圖6至圖8描繪使用四個資料狀態來對於每一記憶體單元儲存兩位元資料，但其他實施例可使用不同數目之資料狀態來對於每一記憶體單元儲存不同(或相同)數目之位元的資料。在一實例中，使用八個資料狀態來儲存三位元之資料，且本文論述之方法可適應於每一記憶體單元八個資料狀態及三位元之資料。
圖9為描述用於對連接至選定字線之記憶體單元進行程式化的程式化過程之流程圖。因此，使用圖9之過程來實施圖6之全序列程式化，或實施圖7A至圖7C的二次進程(two pass)程式化技術之一次進程(第一次進程或第二次進程)。在一實施例中，藉由控制電路220或在控制電路220之指引下(狀態機222提供控制且功率控制器226提供適當信號)執行圖9之過程。因為程式化過程可包括對多個頁面進行程式化，因此程式化過程可包括執行圖9之過程多 次。
注意，在一些(但並非全部)實施例中，可自源極側至汲極側而對記憶體單元進行程式化。舉例而言，觀察圖5，首先對字線WL0進行程式化，隨後對WL1進行程式化，隨後對WL2進行程式化等等。
在圖9之過程的一實施中，在程式化之前擦除記憶體單元(以區塊或其他單位)(步驟620)。在一實施例中，藉由使p井升高至擦除電壓(例如，20伏特)歷時充足時期且在源極及位元線為浮動的同時使選定區塊之字線接地而擦除記憶體單元。歸因於電容耦合，未選中的字線、位元線、選擇線及源極亦升高至擦除電壓之相當大部分。因此向選定記憶體單元之隧道氧化層施加強電場，且在通常藉由福勒－諾爾德哈姆(Fowler－Nordheim)穿隧機制而將浮動閘極之電子發射至基板側時擦除選定記憶體單元之資料。隨著電子自浮動閘極轉移至p井區域，選定單元之臨限電壓降低。可對整個記憶體陣列、單獨區塊或另一單位之單元執行擦除。在擦除記憶體單元之區塊之後，可如本文所描述而對各種記憶體單元進行程式化或部分程式化。注意，在步驟620中執行之擦除無需在區塊之每一字線經程式化之前執行。更正確的情況為，可擦除區塊且接著可在無後續擦除之情況下對每一字線進行程式化。
在步驟622中，執行軟性程式化以使經擦除之記憶體單元的擦除臨限電壓之分布變窄。一些記憶體單元可由於擦除過程而處於比必要深的擦除狀態中。軟性程式化可施加 較小程式化脈衝來使經擦除之記憶體單元的臨限電壓移動至較狹窄的臨限電壓分布。注意，可在對每一頁面進行程式化之前對於一區塊執行一次擦除及軟性程式化。
在步驟624中，藉由控制器244發布"資料載入"命令且將其輸入至狀態機222。在步驟626中，向解碼器電路提供表示頁面位址之位址資料。在步驟628中，輸入經定址之頁面的程式化資料之頁面用於程式化。舉例而言，在一實施例中可輸入528位元組之資料。將彼資料鎖存於用於選定位元線之適當暫存器/鎖存器中。在一些實施例中，亦將資料鎖存於用於選定位元線之第二暫存器中以用於驗證操作。在步驟630中，自控制器244接收"程式化"命令且將其提供給狀態機222。
藉由"程式化"命令所觸發，將藉由使用施加至適當字線的脈衝之集合而將在步驟628中經鎖存之資料程式化至受狀態機222控制之選定記憶體單元中。在步驟632中，將程式化電壓信號(例如，脈衝之集合)初始化為起始量值(例如，~12 V或另一合適位準)，且將由狀態機222維護之程式化計數器PC初始化於0。在步驟634中，向選定字線施加程式化信號Vpgm之脈衝。
在步驟636中，藉由使用目標位準之適當集合(例如，Vva、Vvb、Vvc)而驗證選定記憶體單元之資料狀態。若偵測得選定記憶體單元之臨限電壓已達到適當目標位準，則藉由升高記憶體單元之位元線電壓而使其排除於圖9之試驗的剩餘部分之未來程式化以外。若經程式化之所有記 憶體單元均已達到其目標資料狀態(步驟638)，則程式化過程完成且成功，因為所有選定記憶體單元均經程式化並經驗證為至其目標狀態。在步驟540中報告"通過"之狀態。注意，在步驟638之一些實施中，檢查是否至少預定數目之記憶體單元已被驗證為達到其目標狀態。此預定數目可小於所有記憶體單元之數目，藉此允許程式化過程在所有記憶體單元達到其適當驗證位準之前停止。可在讀取過程期間藉由使用錯誤校正來校正未經成功程式化之記憶體單元。
若在步驟638處，判定並非所有記憶體單元均已達到其目標狀態，則程式化過程繼續。在步驟650中，對照程式化極限值而檢查程式化計數器PC。程式化極限值之一實例為20；然而，在各種實施中可使用其他值。若程式化計數器PC不小於程式化極限值，則在步驟656中判定尚未經成功程式化之記憶體單元的數目是否等於或小於預定數目。若未經成功程式化之記憶體單元的數目等於或小於預定數目，則將程式化過程標記為通過，且在步驟658中報告通過狀態。在許多情況下，可在讀取過程期間藉由使用錯誤校正來校正未經成功程式化之記憶體單元。然而，若未經成功程式化之記憶體單元的數目大於預定數目，則將程式化過程標記為失敗，且在步驟660中報告失敗狀態。若程式化計數器PC小於程式化極限值，則Vpgm脈衝之量值以步長(例如，0.2伏特至0.4伏特之步長)而增大且程式化計數器PC遞增。在步驟652之後，過程返回至步驟634以施加 下一Vpgm脈衝。
一般而言，在驗證操作(諸如，在圖9之步驟636中執行的驗證操作)及讀取操作期間，選定字線連接至一電壓，其位準經規定用於每一讀取(例如，Vra、Vrb或Vrc)及驗證(例如，Vva、Vvb或Vvb)操作以判定所關注之記憶體單元的臨限電壓是否已達到該位準。在施加字線電壓之後，量測記憶體單元之傳導電流以判定是否回應於施加至字線之電壓而接通記憶體單元。若傳導電流經量測為大於特定值，則假設記憶體單元接通且施加至字線之電壓大於記憶體單元之臨限電壓。若傳導電流未經量測為大於該特定值，則假設記憶體單元未接通且施加至字線之電壓不大於記憶體單元之臨限電壓。
存在許多方式來在讀取或驗證操作期間量測記憶體單元之傳導電流。在一實例中，根據記憶體單元使感測放大器中之專用電容器放電或充電之速率而量測其傳導電流。在另一實例中，選定記憶體單元之傳導電流允許(或未能允許)包括記憶體單元之NAND串使其相應位元線放電。在一時期之後量測位元線(或電容器)上之電壓以確定其是否已放電。
圖10為描繪各種信號在讀取或驗證過程之一迭代期間之行為的時序圖。舉例而言，若記憶體單元為二進位記憶體單元，則可在步驟636之迭代期間對於每一記憶體單元執行圖10之過程一次。若記憶體單元為具有四個狀態(例如，E、A、B及C)之多狀態記憶體單元，則可在步驟636 之迭代期間對於每一記憶體單元執行圖10之過程三次(例如，在Vva下一次，在Vvb下一次及在Vvc下一次)。
圖10展示對於讀取或驗證操作之信號SGD、WL_unsel、WLn＋1、WLn、SGS、選定BL及源極，該操作根據記憶體單元使感測放大器中之專用電容器放電之速率而量測其傳導電流。SGD表示提供至汲極側選擇閘極之閘極的信號。SGS為提供至源極側選擇閘極之閘極的信號。WLn為提供至經選擇用於/目標為讀取/驗證之字線的信號。WLn＋1為提供至未選定字線之信號，該未選定字線為WLn之汲極側鄰接字線(例如，WL2為WL1之汲極側鄰接者－參看圖5)。WL_unsel表示提供至除汲極側鄰接字線以外之未選定字線的信號。字線連接至適當記憶體單元之控制閘極。選定BL為經選擇用於讀取/驗證之位元線。源極為提供至記憶體單元之源極線的信號(參看圖5)。
所有信號均於Vss(近似0伏特)開始。在圖10之時間t1處，SGD升高至Vdd(其為DAC驅動參數化變數)，未選定字線(WL_unsel)升高至Vread(其為近似5.5伏特之過驅動電壓，其接通所有未選定記憶體單元)，汲極側鄰接字線(WLn＋1)升高至VreadX(下文論述之另一過驅動電壓)，選定字線WLn升高至用於讀取操作之Vcgr(例如，圖11之Vra、Vrb或Vrc)或用於驗證操作之Vcgv(例如，圖11之Vva、Vvb或Vvc)。在一實施例中，感測放大器保持位元線電壓恆定而不考慮NAND串正在做什麼，因此感測放大器藉由使位元線"箝位"至彼電壓而量測電流流動。在時間 t1之後及時間t3之前的某一點處(由特定實施所判定)，感測放大器將判定感測放大器中之電容器是否已消耗充分量。在時間t3處，所描繪之信號將降低至Vss(或用於待命或恢復之另一值)。注意，在其他實施例中，可改變信號中之一些的時序。
可在以下文獻中找到關於讀取操作及感測放大器之額外資訊：(1)於2004年3月25日發表的美國專利申請公開案第2004/0057287號，"Non－Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)於2004年6月10日發表的美國專利申請公開案第2004/0109357號，"Non－Volatile Memory And Method with Improved Sensing"；(3)美國專利申請公開案第20050169082號；(4)於2005年4月5日申請，發明者為Jian Chen的題為"Compensating for Coupling During Read Operations of Non－Volatile Memory"之美國專利申請案第11/099,133號；及(5)於2005年12月28日申請，發明者為Siu Lung Chan及Raul－Adrian Cernea的題為"Reference Sense Amplifier For Non－Volatile Memory"之美國專利申請案第11/321,953號。所有五個以上列出之專利文獻均以全文引用之方式併入本文中。
讀取一組資料(例如，檔案、數位像片、資料頁面、資料區塊或資料之其他單位)通常涉及執行圖10之讀取操作多次。圖11提供描述回應於讀取資料之請求而執行之讀取過程的高級別流程圖。在步驟750中，藉由控制器244發布讀取命令且將其輸入至狀態機222。在步驟752中，向解碼 器電路提供表示頁面位址之位址資料。在步驟754中，如下文所論述而執行一或多個讀取操作(例如，圖10之讀取操作或合適替代操作)。將讀取操作之結果儲存於適當鎖存器494中。在步驟756中報告資料。報告資料之各種實施例包括將資料自鎖存器傳輸至狀態機，將資料傳輸至控制器，將資料傳輸至主機，將資料儲存於輸出檔案中，將資料提供給請求實體等等。
如上文所論述，非揮發性記憶體單元之浮動閘極(或其他電荷儲存元件)之表觀臨限電壓的偏移可由於基於儲存於鄰接浮動閘極(或其他鄰接電荷儲存元件)中的電荷之電場之耦合而發生。該問題在已於不同時間經程式化的鄰近記憶體單元之集合之間最為顯著地發生。為了考慮到此耦合，對於目標記憶體單元之讀取過程將向鄰接記憶體單元提供補償以減小鄰接記憶體單元對於特定記憶體單元所造成的耦合效應。一實施例亦包括在驗證過程期間建立稍後向鄰接記憶體單元施加補償所需的條件。在該實施例中，施加至WLn＋1之過驅動電壓(在圖10中被描繪為VreadX)自(例如)5.5 V之典型值減小至(例如)3 V。因此，在驗證過程期間，VreadX為3 V(或視實施而定之另一合適值)。在隨後讀取時提供之補償將由在對WLn執行之讀取操作期間向WLn＋1施加與在驗證階段期間所施加之電壓相比較高的電壓組成。在許多先前技術之裝置中，所有未選定字線均將接收Vread。在圖10之實施例中，除汲極側鄰接者以外之所有未選定字線接收Vread，而汲極側鄰接者接收 VreadX。Vread之一實例為5.5伏特；然而，可使用其他值。
為了判定在讀取目標記憶體單元時應向鄰接記憶體單元提供多少補償，本文描述之系統自一組預先計劃之潛在狀況來判定記憶體單元之感知狀況。舉例而言，觀察圖6及圖7，系統將判定鄰接記憶體單元處於狀態E、A、B還是C中。補償之使用及量值將基於鄰接記憶體單元處於哪一狀態中。
用於在讀取目標記憶體單元時測試鄰接記憶體單元之狀況之一方法為至少部分臨時地將測試鄰接記憶體單元之狀況的讀取操作與感測目標記憶體單元之資料狀態的讀取操作混雜。亦即，至少部分臨時地將對於WLn＋1之讀取操作與對於WLn之讀取操作混雜。
圖12為描述用於讀取已根據圖6之過程而經程式化的資料頁面之過程之一實施例的流程圖。可使用圖12之過程來實施圖11之步驟754。圖12之過程描繪藉由使用一機制而在讀取目標記憶體單元時向鄰接記憶體單元提供補償(基於彼鄰接記憶體單元之感知狀況)之實例，該機制以至少部分臨時地將測試鄰接記憶體單元之狀況的讀取操作與感測目標記憶體單元之資料狀態的讀取操作混雜之方式來測試鄰接記憶體單元之狀況。至少部分地混雜讀取操作，因為在一些實施例中，可使讀取操作完全交替，而在其他實施例中，交替可在讀取操作之群組之間或在群組與單一讀取操作之間進行。圖17、圖18及圖19(於下文中得到論述) 提供讀取操作之至少部分臨時混雜之額外實例。
圖12之過程可被實施為回應於對於資料之特定的一或多個頁面(或其他分組)之讀取請求而執行的用於讀取資料之整個過程，其在使用ECC之前，與使用ECC分離及/或結合使用ECC。在其他實施例中，圖12之過程可作為資料恢復步驟之部分而執行。
在圖12之步驟802中，對於字線WLn＋1執行讀取操作。亦即，對於連接至WLn＋1(其為係圖12之讀取過程之焦點的選定字線WLn之鄰接者)之所有記憶體單元執行圖10中所描繪之過程。舉例而言，若圖12之過程已選定字線WL2進行讀取，則在步驟802中，讀取操作將針對連接至字線WL3之記憶體單元。在執行步驟802之過程時，施加至WLn＋1之讀取比較電壓為Vra。因此，步驟802為用以判定連接至WLn＋1之記憶體單元是否以狀態E(參看圖6)儲存資料之讀取操作(圖10)。在其他字線接收Vread時向WLn＋1施加Vra。將步驟802之讀取操作的結果儲存於用於每一位元線的一鎖存器(鎖存器494)中(步驟804)。在一實施例中，每一位元線具有稱為L1、L2及L3之三個鎖存器。將得自步驟802之結果儲存於L1中。在其他實施例中，可將結果儲存於其他鎖存器中。因此，在一實施例中，若記憶體單元回應於步驟802之讀取操作接通，則將"1"儲存於鎖存器L1中。在步驟806中，對於選定字線WLn執行多狀態讀取過程。若存在四個可能資料狀態，則彼多狀態讀取過程包括執行三個讀取操作(參看圖10)。在第一讀取操作中，讀 取比較點Vcgr為Vra。在第二讀取操作中，讀取比較點Vcgr為Vrb。在第三讀取操作中，讀取比較點Vcgr為Vrc。在步驟806之多狀態讀取過程之讀取操作中的每一者期間，汲極側鄰接字線WLn＋1接收VreadE且其他未選定字線接收Vread(例如，5.5伏特)。在一實施例中，VreadE等於3伏特。由於VreadE等於在驗證過程期間所使用之相同過驅動電壓，因此不執行補償。此與處於狀態E(擦除狀態)中的鄰接記憶體單元中之資料相關。VreadE不提供針對浮動閘極之間的耦合之補償。在步驟808中，若在步驟804中設定L1，則將得自步驟806之多狀態讀取過程之結果儲存於鎖存器L1及L2中。因此，在步驟808中，具有處於狀態E中之鄰接者的彼等記憶體單元將於鎖存器L1及L2中儲存得自多狀態讀取過程之結果。因為每一記憶體單元儲存兩位元資料，所以需要兩個單一位元鎖存器來儲存彼資料。步驟806之結果在鄰接記憶體單元處於狀態E中之情況下將為11，在鄰接記憶體單元處於狀態A中之情況下將為10，在鄰接記憶體單元處於狀態B中之情況下將為00，且在鄰接記憶體單元處於狀態C中之情況下將為01。若在步驟808中以有效資料載入鎖存器L1及L2，則在步驟810中將鎖存器L3設定為邏輯位準1以指示鎖存器L1及L2具有有效資料；否則，L3儲存邏輯位準0。
在步驟812中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作，包括在汲極側鄰接字線WLn＋1上確立Vrb(作為比較點)。在步驟814中，若記憶體單元接 通，則彼等記憶體單元處於狀態E或A中。若記憶體單元在步驟812中接通且其相應鎖存器L3＝0，則將相應鎖存器L1設定為1。在步驟816中，對於選定字線WLn執行多狀態讀取過程，其中汲極側鄰接字線WLn＋1接收VreadA。步驟816類似於步驟806，除了汲極側鄰接字線WLn＋1在步驟816中接收VreadA且在步驟806中接收VreadE。在一實施例中，VreadA等於4.25伏特。VreadA提供針對浮動閘極之間的耦合之小量補償。若在步驟814中將鎖存器L1設定為等於1且鎖存器L3當前等於0，則將於鎖存器L1及L2中儲存得自步驟816之結果。在步驟820中，若在步驟818中以有效資料載入L1及L2，則將鎖存器L3設定為等於1。
在步驟822中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(圖10)，包括在WLn＋1上施加Vrc。步驟822類似於步驟802，除了在WLn＋1上使用Vrc替代Vra。在步驟824中，對於在步驟822中接通且具有等於0之相應鎖存器L3的相應記憶體單元將鎖存器L1設定為1。在步驟826處，對於WLn執行多狀態讀取過程，其中汲極側鄰接字線WLn＋1接收VreadB。步驟826類似於步驟806，除了在汲極側鄰接字線WLn＋1上使用VreadB而非VreadE。在一實施例中，VreadB等於4.75伏特。VreadB提供針對耦合之中等量的補償。在步驟828中，若先前在步驟824中將L1設定為等於1且鎖存器L3當前以0進行儲存，則將於鎖存器L1及L2中儲存得自步驟826之結果。在步驟830中，若在步驟828中以有效資料載入鎖存器L1及L2，則將鎖存器L3設 定為1。
在步驟832中，對於連接至選定字線WLn之記憶體單元執行多狀態讀取過程，其中汲極側鄰接字線WLn＋1接收VreadC。步驟832類似於步驟806，除了步驟832使用VreadC替代VreadE。在一實施例中，VreadC等於5.5伏特。VreadC提供與VreadE、VreadA及VreadB相比最大的補償。VreadC提供對於鄰接記憶體單元處於狀態C中之目標記憶體單元的適當補償。在步驟834中，若鎖存器L3等於0，則將得自步驟832之結果儲存於鎖存器L1及L2中。注意，在圖12中所描繪之過程期間執行的所有讀取操作均為讀取儲存於連接至字線WLn之記憶體單元中的資料之共同嘗試之部分。
圖13為描述用於讀取用於選定字線之資料之多狀態讀取過程的流程圖。此多狀態讀取過程判定連接至彼字線之記憶體單元的(可能資料狀態中之)資料狀態。圖13之過程為圖12之步驟806、816、826及832之一實例實施；然而，施加至鄰接字線(WLn＋1)之過驅動電壓對於步驟806、816、826及832中之每一者為不同的。
在圖13之步驟940中，向選定字線WLn施加讀取參考電壓Vra。在步驟942中，感測與頁面相關聯之位元線(例如，如上文所提及而對感測放大器中之電容器加以感測)來判定經定址之記憶體單元是否接通(基於將Vra施加至其控制閘極)。傳導之位元線指示記憶體單元接通；因此，彼等記憶體單元之臨限電壓在Vra以下(例如，在狀態E 中)。在步驟944中，將位元線之感測結果儲存於用於彼等位元線之適當鎖存器中。步驟940至944執行圖10描述之過程。
在步驟946中，向選定字線WLn施加讀取參考電壓Vrb。在步驟948中，如上文所述而感測位元線。在步驟950中，將結果儲存於用於位元線之適當鎖存器中。步驟946至950執行圖10描述之過程。
在步驟952中，向選定字線WLn施加讀取參考電壓Vrc。在步驟954中，如上文所述而感測位元線以判定哪些記憶體單元接通。在步驟956中，將得自感測步驟之結果儲存於用於位元線之適當鎖存器中。步驟940至944執行圖10描述之過程。
在步驟958中，判定每一位元線之資料值。舉例而言，若記憶體單元在Vra下傳導，則記憶體單元處於狀態E中。若記憶體單元在Vrb及Vrc下而非在Vra下傳導，則記憶體單元處於狀態A中。若記憶體單元在Vrc下而非在Vra及Vrb下傳導，則記憶體單元處於狀態B中。若記憶體單元不在Vra、Vrb或Vrc下傳導，則記憶體單元處於狀態C中。在一實施例中，在過程末端藉由處理器492判定資料值。在另一實施例中，處理器492在工作中判定資料值，從而在執行每一感測操作時，更新資料分析。在步驟960中，處理器492將於用於每一位元線之適當鎖存器中儲存所判定之資料值。在其他實施例中，感測各個位準(Vra、Vrb及Vrc)可以不同次序發生。
圖13之過程執行三次讀取操作(參看圖10)。第一讀取操作(步驟940至944)向WLn施加Vra，向WLn＋1施加VreadX且向其他未選定字線施加Vread。第二讀取操作(步驟946至950)向WLn施加Vrb，向WLn＋1施加VreadX且向其他未選定字線施加Vread。第三讀取操作(步驟952至956)向WLn施加Vrc，向WLn＋1施加VreadX且向其他未選定字線施加Vread。VreadX之值可對於圖13之過程的不同迭代而改變。舉例而言，當於圖12之步驟806期間執行圖13之過程時，VreadX＝VreadE。當於圖12之步驟816期間執行圖13之過程時，VreadX＝VreadA。當於圖12之步驟826期間執行圖13之過程時，VreadX＝VreadB。當於圖12之步驟832期間執行圖13之過程時，VreadX＝VreadC。
圖14至圖20描述用以讀取根據與圖7A至圖7C相關聯之方法而程式化之資料的過程。圖14之過程可被實施為回應於對於資料之特定的一或多個頁面(或其他分組)之讀取請求而執行的用於讀取資料之整個過程，其在使用ECC之前，與使用ECC分離及/或結合使用ECC。在其他實施例中，圖14之過程可作為資料恢復步驟之部分而執行。
在讀取如根據圖7A至圖7C之過程而程式化的資料時，應在對討論中之記憶體單元之上部頁面進行程式化時校正由於歸因於對鄰接記憶體單元之下部頁面進行程式化的浮動閘極與浮動閘極之耦合之任何擾動。因此，在試圖補償由於鄰接單元的浮動閘極與浮動閘極之耦合效應時，過程之一實施例僅需考慮歸因於對鄰接記憶體單元之上部頁面 進行程式化的耦合效應。因此，在圖14之步驟1060中，該過程判定鄰接字線是否已藉由上部頁面資料而經程式化。若未對鄰接字線之上部頁面進行程式化(步驟1062)，則可在不對浮動閘極與浮動閘極之耦合效應進行補償之情況下讀取考慮中之頁面(步驟1064)。若對鄰接字線之上部頁面進行程式化(步驟1062)，則在步驟1066中應藉由潛在地使用對於浮動閘極與浮動閘極之耦合效應的一些補償來讀取考慮中之頁面。
在一實施例中，實施圖7A至圖7C之程式化過程的記憶體陣列將保留一組記憶體單元來儲存一或多個旗標。舉例而言，可使用一行記憶體單元來儲存指示各別列記憶體單元的上部頁面是否已經程式化之旗標。在一些實施例中，可使用冗餘單元來儲存旗標之複本。藉由檢查適當旗標，可判定是否已對鄰接字線之上部頁面進行程式化。
在一實施例中，儲存旗標之記憶體單元將在旗標未經設定之情況下以狀態E而儲存資料且在旗標經設定之情況下以狀態C而儲存資料。因此，當感測彼特定記憶體單元時，若記憶體單元回應於施加至其控制閘極之Vrc而傳導(接通)，則記憶體單元未以狀態C儲存資料且旗標未經設定。若記憶體單元不回應於Vrc而傳導，則假設記憶體單元指示已對上部頁面進行程式化。因此，在一實施例中，步驟1060將包括檢查以確定是否藉由執行對於WLn＋1使用Vrc作為讀取比較點之讀取操作(參看圖10)而設定旗標。
在另一實施例中，可將旗標儲存於位元組中。勝於以狀 態C儲存所有位元，該位元組將包括表示旗標且對於狀態機222已知的唯一8位元代碼，從而該8位元代碼具有處於狀態E中之至少一位元、處於狀態A中之至少一位元、處於狀態B中之至少一位元及處於狀態C中之至少一位元。若尚未對上部頁面進行程式化，則記憶體單元之位元組將全部處於狀態E中。若已對上部頁面進行程式化，則記憶體單元之位元組將儲存該代碼。在一實施例中，可藉由判定具有儲存該代碼之位元組的記憶體單元中之任一者是否回應於Vrc而接通來檢查旗標。在另一實施例中，感測記憶體單元之儲存旗標的位元組且將其發送至狀態機，該狀態機將驗證儲存於記憶體單元中之代碼是否匹配狀態機所預期之代碼。若匹配，則狀態機得出已對上部頁面進行程式化之結論。
可在以全文引用方式併入本文中的Shibata等人之美國專利第6,657,891號"Semiconductor Memory Device For Storing Multi－Valued Data"中找到關於該旗標及用於程式化之過程的較多細節。
圖15為描述用於在系統無需補償由於鄰接字線之浮動閘極與浮動閘極的耦合(參看圖14之步驟1064)時讀取考慮中之字線之資料的過程之一實施例之流程圖。在步驟1150中，判定讀取係關於與考慮中之字線(WLn)相關聯的上部頁面還是下部頁面。若讀取係關於下部頁面，則在步驟1152中，向與正讀取之頁面相關聯的選定字線WLn施加電壓Vrb。在步驟1154中，感測位元線(如上文所論述)。在步 驟1156中，將感測步驟1154之結果儲存於適當鎖存器中。步驟1152至1156實施圖10之讀取操作。
在步驟1158中，檢查旗標以判定頁面是否含有上部頁面資料。若不存在旗標，則存在之任何資料將處於中間狀態(例如，狀態550)中，Vrb並非應使用之正確比較電壓，且過程在步驟1160處繼續。在步驟1160中，向字線施加Vra，在步驟1162處重新感測位元線，且在步驟1164中儲存結果。步驟1160至1164實施圖10之讀取操作。
在步驟1166(在步驟1164之後，或者在旗標經設定之情況下在步驟1158之後)中，處理器492判定待儲存之資料值。在一實施例中，當讀取下部頁面時，若記憶體單元回應於施加至字線之Vrb(或Vra，視步驟1158而定)而接通，則下部頁面資料為"1"；否則，下部頁面資料為"0"。若判定頁面位址對應於上部頁面(圖15之步驟1150)，則在步驟1170執行上部頁面讀取過程。在一實施例中，圖15之過程包括在讀取操作期間向汲極側鄰接字線施加VreadE(參看圖10，VreadX＝VreadE)。
圖16為描述用於在不使用補償之情況下執行上部頁面讀取過程(圖15之步驟1170)之一實施例的流程圖。在步驟1200中，向與正讀取之頁面相關聯之選定字線施加讀取參考電壓Vrc。在步驟1202處，如上文所述而感測位元線。在步驟1204中，將步驟1202之結果儲存於適當鎖存器中。步驟1200至1204實施圖10之讀取操作。在步驟1206中，系統檢查指示與當前正讀取之頁面相關聯的上部頁面程式化 之旗標。如上文所描述，藉由檢查具有儲存該代碼之位元組的記憶體單元中之任一者是否不回應於Vrc而接通來執行步驟1206之一實施例。若旗標尚未經設定(步驟1208)，則圖16之過程以尚未對上部頁面進行程式化之結論而終止。
若旗標已經設定(步驟1208)，則假設已對上部頁面進行程式化，且在步驟1220中，向與正讀取之頁面相關聯的選定字線施加電壓Vrb。在步驟1222中，如上文所論述而感測位元線。在步驟1224中，將步驟1222之結果儲存於適當鎖存器中。步驟1220至1224實施圖10之讀取操作。
在步驟1226中，向與正讀取之頁面相關聯之字線施加電壓Vra。在步驟1228中，感測位元線。在步驟1230中，將步驟1228之結果儲存於適當鎖存器中。步驟1226至1230實施圖10之讀取操作。
在步驟1232中，處理器222基於三個感測步驟1202、1222及1228之結果而判定由正讀取之記憶體單元中之每一者所儲存的資料值。在步驟1234處，將在步驟1232中判定之資料值儲存於適當資料鎖存器中以用於最後傳達給主機/使用者。在一實施例中，圖16之過程包括在讀取操作期間向汲極側鄰接字線施加VreadE。
返回參看圖14，若汲極側鄰接字線之上部頁面經程式化(參看步驟1062)，則在步驟1066中藉由補償而讀取當前選定之字線。若作為步驟1066之部分而正讀取上部頁面資料，則執行圖17之過程。若正讀取下部頁面資料，則執行 圖19之過程。
在圖17之步驟1300中，藉由向汲極側鄰接字線WLn＋1施加Vra而執行對於連接至汲極側鄰接字線WLn＋1之記憶體單元的讀取操作(圖10)。若記憶體單元接通，則相應鎖存器L1經設定為等於1。亦即，對於連接至字線WLn＋1之所有記憶體單元(或記憶體單元之子集)執行圖10之過程。彼等記憶體單元中之每一者具有鎖存器(L1、L2及L3)之相應集合。對於在步驟1300中經受讀取操作之記憶體單元中的每一者，若彼記憶體單元處於狀態E中，則在步驟1302中將相應鎖存器L1設定為等於1。在步驟1304中，執行多狀態讀取過程(參看圖13)。在彼多狀態讀取過程期間，汲極側鄰接字線WLn＋1將在讀取操作中之每一者中接收VreadN(VreadX＝VreadN)。在一實施例中，VreadN等於4.5伏特。在一實施例中，當根據圖7A至圖7C之過程而進行程式化時，藉由使用VreadX＝4.5伏特而執行驗證。具有處於狀態E中之鄰接者的記憶體單元無需經補償；因此，不藉由使用VreadN作為在驗證期間使用之過驅動電壓來提供補償。在步驟1306中，若鎖存器L1設定為等於1，則將1304之多狀態讀取過程的結果儲存於鎖存器L2中。
在步驟1308中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(參看圖10)，其中向汲極側鄰接者WLn＋1施加Vrb。在步驟1310中，若相應記憶體單元在步驟1308之過程期間接通且L1當前等於0，則將每一鎖存器L1設定為等於1。若記憶體單元接通且L1在步驟1310之前 已等於1，則將L1重新設定為等於0。若記憶體單元未接通，則將L1保持於0。因此，在步驟1310之末端，對於鄰接者經設定為處於狀態A中的記憶體單元，L1將等於1。記憶體單元及其處於同一位元線上的鄰接者將共用相同鎖存器L1、L2及L3。
在步驟1312中，對於汲極側鄰接字線WLn＋1執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加讀取比較電壓Vrc。在步驟1314中，若已將鎖存器L1設定為1，則將彼鎖存器保持為資料1。若鎖存器L1當前等於0且相應記憶體單元未接通，則將鎖存器L1設定為等於1。若鎖存器L1等於0且相應記憶體單元接通，則將鎖存器L1保持為等於0。在步驟1314之末端，若汲極側鄰接記憶體單元處於狀態A或狀態C中，則鎖存器L1將等於1。在步驟1316中，對於選定字線WLn執行多狀態讀取過程(圖13)。在彼多狀態讀取過程期間，汲極側鄰接字線WLn＋1對於讀取操作中之每一者接收Vreadx＝VreadL。在一實施例中，VreadL為6.0伏特。因此，鄰接記憶體單元處於狀態A或C中之彼等記憶體單元將接收與4.375伏特之過驅動電壓相關聯的較大補償。若鎖存器L1設定為等於1，則將步驟1316之多狀態讀取過程的結果儲存於鎖存器L2中。
在步驟1320中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(參看圖10)，包括在汲極側鄰接字線WLn＋1上確立讀取比較值Vrb。在步驟1322中，若相應記憶體單元在步驟1320中未接通且鎖存器L1已被設定為等 於1，則將鎖存器L1重新設定為等於0。若記憶體單元在步驟1320中未接通且鎖存器L1處於0，則將鎖存器L1設定為等於1。若記憶體單元接通，則將L1設定為等於0。因此，在步驟1322之末端，對於處於狀態B中的彼等記憶體單元，鎖存器L1將等於1。在步驟1324中，對於選定字線WLn執行多狀態讀取過程(圖13)，其中汲極側鄰接字線WLn＋1接收VreadS(VreadX＝VreadS)。在一實施例中，VreadS等於5.0伏特。此對應於小量補償。在步驟1326中，對於鎖存器L1等於1之彼等記憶體單元，將得自步驟1324之多狀態讀取過程的結果儲存於鎖存器L2中。注意，在圖17中所描繪之過程中執行的所有讀取操作均為讀取儲存於字線WLn上之記憶體單元中的上部頁面資料之共同嘗試之部分。
返回參看圖7A至圖7C，浮動閘極與浮動閘極之耦合可由於將鄰接者之上部頁面自狀態E程式化為狀態A或自中間狀態550程式化為狀態C而發生。藉由使用VreadL來補償此浮動閘極耦合。若鄰接記憶體單元處於狀態E中，則無耦合需補償。被上部頁面程式化而自中間狀態550改變為狀態B的記憶體單元僅使臨限電壓改變較小量，且因此僅較小量的耦合需藉由使用VreadS而被補償。
圖18為係用於藉由使用補償而執行上部頁面讀取之另一實施例的過程之流程圖。圖18之過程與圖17之過程之間的一差異在於圖17之過程補償鄰接者處於狀態B中的記憶體單元且圖18之過程不提供對於鄰接者處於狀態B中的記憶 體單元之補償。在步驟1420中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(參看圖10)，其中向汲極側鄰接字線WLn＋1施加Vra。若記憶體單元接通，則將相關聯之記憶體單元的相應鎖存器設定為等於1。因此，對於連接至WLn＋1的所有處於狀態E中之記憶體單元，彼等位元線之相應鎖存器將被設定為等於1。在步驟1424中，對於選定字線WLn執行多狀態讀取過程(圖13)。在彼多狀態讀取過程期間，汲極側鄰接字線WLn＋1接收VreadN(無補償)。在步驟1426中，將步驟1424之多狀態讀取過程的結果儲存於記憶體單元之每一鎖存器L2中。注意，步驟1424包括執行圖16之過程，其中VreadX＝VreadN。
在步驟1428中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加Vrb。在步驟1430中，若記憶體單元回應於步驟1428而接通且鎖存器L1處於0，則將相應鎖存器L1設定為等於1。若記憶體單元接通且鎖存器L1已被設定為1，則將相應鎖存器L1重新設定為等於0。若記憶體單元未接通，則將鎖存器L1保持為等於0。因此，在步驟1430之後，對於處於狀態A中的彼等記憶體單元，鎖存器L1將等於1。在步驟1432中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加Vrc。在步驟1434中，若鎖存器L1等於1，則將鎖存器L1保持為等於1。若鎖存器L1等於0且相應記憶體單元未接通，則將鎖存器L1設定為等於1。若鎖存器L1等 於0且相應記憶體單元未接通，則將鎖存器L1保持為等於1。在步驟1434之後，處於狀態A或C中之彼等記憶體單元將使其鎖存器L1經設定為等於0。在步驟1436中，對於選定字線WLn執行多狀態讀取過程(圖13)，其中汲極側鄰接字線WLn＋1接收VreadL。步驟1436包括執行圖13之過程，其中VreadX＝VreadL。在步驟1438中，若鎖存器L1經設定為1，則將步驟1436之結果儲存於鎖存器L2中。因此，對於處於狀態A及C中之彼等記憶體單元覆寫已處於L2中的資料。因此，圖18之過程將不提供對於鄰接記憶體單元具有處於狀態E及B中之上部頁面資料之記憶體單元的補償，且執行對於鄰接者處於狀態A或C中之記憶體單元的一些補償。注意，在圖18中所描繪之過程中執行的所有讀取操作均為讀取儲存於字線WLn上之記憶體單元中的上部頁面資料之共同嘗試之部分。
使用圖19之過程來在提供針對浮動閘極與浮動閘極之耦合之補償的同時自下部頁面讀取資料。在圖19之步驟1510中，對於汲極側鄰接字線WLn＋1執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加Vra。若記憶體單元回應於步驟1510之讀取操作接通，則在步驟1512中將鎖存器L1設定為等於1。在步驟1514中，對於連接至選定字線WLn之記憶體單元執行讀取操作(圖10)。步驟1514之讀取操作包括向選定字線WLn施加Vrb，在鄰接字線WLn＋1上施VreadN及向其他未選定字線施加Vread。因此，Vcgr＝Vrb且VreadX＝VreadN。在步驟1516中，若已將鎖存器L1設定 為等於1，則將步驟1514之結果儲存於鎖存器L2中。
在步驟1518中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加Vrb。在步驟1520中，若記憶體單元回應於步驟1518而接通且其相應鎖存器L1已儲存資料0，則將彼相應鎖存器L1設定為等於1。若記憶體單元回應於步驟1518接通且鎖存器L1等於1，則將彼鎖存器L1重新設定為等於0。若記憶體單元不回應於步驟1518而接通，則將鎖存器L1保持於0。在步驟1520之末端，對於汲極側鄰接者處於狀態A中的記憶體單元，鎖存器L1將等於1。在步驟1522中，對於連接至汲極側鄰接字線WLn＋1之記憶體單元執行讀取操作(圖10)，包括向汲極側鄰接字線WLn＋1施加Vrc。在步驟1524中，若鎖存器L1已被設定為等於1，則將L1保持為等於1。若鎖存器L1儲存0且相應記憶體單元未接通，則將L1設定為等於1。若L1等於0且相應記憶體單元接通，則將L1保持為等於0。在步驟1524之末端，對於處於狀態A及C中的彼等記憶體單元，鎖存器L1等於0。在步驟1526中，對於選定字線WLn執行讀取操作(圖10)。步驟1526之讀取操作包括向WLn施加Vrb(Vcgr＝Vrb)及向WLn＋1施加VreadL(大補償)(VreadX＝VreadL)。在步驟1528中，若鎖存器L1已被設定為1，則將得自步驟1526之結果儲存於鎖存器L2中(若記憶體單元回應於Vrb而接通，資料1被儲存於鎖存器L2中)。
在步驟1530中，對於連接至汲極側鄰接字線WLn＋1之記 憶體單元執行讀取操作(圖10)，其中向汲極側鄰接字線WLn＋1施加Vrb。在步驟1532中，若記憶體單元未回應於步驟1530而接通且其相應L1已被設定為等於1，則將L1重新設定為等於0。若記憶體單元未接通且L1已等於0，則將L1設定為等於1。若記憶體回應於步驟1530接通，則將L1設定為等於0。在步驟1532之末端，對於汲極側記憶體單元處於狀態B中之彼等記憶體單元，鎖存器L1將等於1。在步驟1534中，對於連接至選定字線WLn之記憶體單元執行讀取操作(圖10)。在步驟1534之讀取操作期間，向選定字線WLn施加讀取比較Vrb(Vcgr＝Vrb)且向汲極側鄰接字線WLn＋1施加VreadS(小補償)(VreadX＝VreadS)。在步驟1536中，若鎖存器L1當前經設定為等於1，則將得自步驟1534之結果儲存於鎖存器L2中。圖19之過程在鄰接記憶體單元處於狀態A或C中之情況下執行較大補償且在鄰接記憶體單元處於狀態B中之情況下執行小補償。
在圖19之替代實施例中，可在鄰接記憶體單元處於狀態A及C中之情況下執行補償且在鄰接記憶體單元處於狀態E或B中之情況下將不執行補償。在此替代實施例中，步驟1516可儲存所有記憶體單元之資料，步驟1528將覆寫鎖存器L1在彼點儲存等於1之資料的記憶體單元之資料，且可跳過步驟1530至1536。注意，作為圖19中所描繪之過程之部分而執行的所有讀取操作均為讀取儲存於字線WLn上之記憶體單元中的下部頁面資料之共同嘗試之部分。
已出於說明及描述之目的而提出對本發明之前述詳細描 述。其不欲為詳盡的或將本發明限制為所揭示之精確形式。根據以上教示，許多修改及變化為可能的。選擇所描述之實施例以最佳地闡述本發明之原理及其實際應用來藉此使得熟習此項技術者能夠在各種實施例中且以適於所預期之特別用途的各種修改而最佳地利用本發明。意欲以所附之申請專利範圍來界定本發明之範疇。
100‧‧‧電晶體/記憶體陣列
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
120‧‧‧第一(或汲極)選擇閘極
122‧‧‧第二(或源極)選擇閘極
126‧‧‧位元線接觸點
128‧‧‧源極線
200‧‧‧記憶體單元之陣列
210‧‧‧記憶體裝置
212‧‧‧記憶體晶粒或晶片
220‧‧‧控制電路
222‧‧‧狀態機/狀態機電路
224‧‧‧晶片上位址解碼器/解碼器電路
226‧‧‧功率控制模組/功率控制電路
230A‧‧‧讀取/寫入電路
230B‧‧‧讀取/寫入電路
232‧‧‧線路
234‧‧‧線路
240A‧‧‧列解碼器/解碼器電路
240B‧‧‧列解碼器/解碼器電路
242A‧‧‧行解碼器/解碼器電路
242B‧‧‧行解碼器/解碼器電路
244‧‧‧控制器
300‧‧‧感測區塊
420‧‧‧資料匯流排
470‧‧‧感測電路
472‧‧‧資料匯流排
480‧‧‧感測模組
482‧‧‧位元線鎖存器
490‧‧‧共同部分
492‧‧‧處理器
493‧‧‧輸入線路
494‧‧‧資料鎖存器/資料鎖存器堆疊
496‧‧‧I/O介面
550‧‧‧中間臨限電壓分布/狀態
A‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態
B‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態
B'‧‧‧狀態
C‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態
E‧‧‧第一臨限電壓分布/臨限電壓範圍/擦除狀態
Selected‧‧‧BL信號
SGD‧‧‧選擇線/信號
SGS‧‧‧選擇線/信號
t1‧‧‧時間
t3‧‧‧時間
Vcgr‧‧‧讀取比較點
Vra‧‧‧讀取參考電壓
Vrb‧‧‧讀取參考電壓
Vrc‧‧‧讀取參考電壓
Vva‧‧‧驗證參考電壓
Vvb‧‧‧驗證參考電壓
Vvb'‧‧‧驗證點
Vvc‧‧‧驗證參考電壓
WL_unsel‧‧‧信號
WLn‧‧‧信號
WLn＋1‧‧‧信號
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
圖1為NAND串之俯視圖。
圖2為NAND串之等效電路圖。
圖3為非揮發性記憶體系統之方塊圖。
圖4為描繪感測區塊之一實施例的方塊圖。
圖5為描繪記憶體陣列之一實施例的方塊圖。
圖6描繪臨限電壓分布之實例集合且描述用於對非揮發性記憶體進行程式化之過程。
圖7A至圖7C展示各種臨限電壓分布且描述用於對非揮發性記憶體進行程式化之過程。
圖8為描繪對非揮發性記憶體進行程式化之次序的一實例之表。
圖9描繪一描述用於對非揮發性記憶體進行程式化之過程之一實施例的流程圖。
圖10描繪一描述對非揮發性記憶體之讀取操作之一實施例的時序圖。
圖11描繪一描述用於讀取非揮發性記憶體之過程之一實施例的流程圖。
圖12描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖13描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖14描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖15描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖16描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖17描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖18描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
圖19描繪一描述在讀取非揮發性記憶體時使用之過程之一實施例的流程圖。
(無元件符號說明)

Claims (27)

  1. 一種用於自非揮發性儲存器讀取資料之方法，其包含：對一目標非揮發性儲存元件執行一組讀取操作作為讀取儲存於該目標非揮發性儲存元件中之一特定資料值之一共同嘗試的部分，該組讀取操作之至少一子集向一鄰接非揮發性儲存元件施加不同電壓；對該鄰接非揮發性儲存元件執行一群組讀取操作，該群組讀取操作被至少部分臨時地與該組讀取操作混雜；基於該群組讀取操作而自該組讀取操作之一子集選擇資訊；及基於該所選資訊而報告儲存於該目標非揮發性儲存元件中的該特定資料值。
  2. 如請求項1之方法，其中：該等不同電壓中之每一者與該鄰接非揮發性儲存元件之一不同狀況相關聯。
  3. 如請求項1之方法，其中：該組讀取操作包括讀取操作之一第一子集及讀取操作之一第二子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作；且讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作。
  4. 如請求項1之方法，其中：該目標非揮發性儲存元件鄰接於包括其他非揮發性儲 在元件之一NAND串上的該鄰接非揮發性儲存元件；該組讀取操作之至少一讀取操作向該目標非揮發性儲存元件施加一讀取比較電壓，向該鄰接非揮發性儲存元件施加一第一電壓且向該等其他非揮發性儲存元件施加一其他電壓；該組讀取操作之至少另一讀取操作向該目標非揮發性儲存元件施加該讀取比較電壓，向該鄰接非揮發性儲存元件施加一第二電壓且向該等其他非揮發性儲存元件施加該其他電壓；且該其他電壓不同於該第一電壓。
  5. 如請求項1之方法，其中：該選擇資訊包括對於該組讀取操作中與該鄰接非揮發性儲存元件之一狀況相關聯之一者將資料儲存於一鎖存器中且對於該組讀取操作中之一或多個其他者不將資料儲存於該鎖存器中；該群組讀取操作識別該狀況；且該報告資料包括自該鎖存器傳輸該資料。
  6. 如請求項1之方法，其中：該報告資料包括將該資料提供至一與一記憶體系統通信之主機；且該目標非揮發性儲存元件及該鄰接非揮發性儲存元件為該記憶體系統之部分。
  7. 如請求項1之方法，其中： 該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試及對該鄰接非揮發性儲存元件之一第三狀況進行測試；該組讀取操作包括讀取操作之一第一子集、讀取操作之一第二子集、讀取操作之一第三子集及讀取操作之一第四子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況而非該第一狀況相關聯；讀取操作之該第三子集包括向該鄰接非揮發性儲存元件施加一第三電壓的多個讀取操作，該第三電壓與該第三狀況相關聯；且讀取操作之該第四子集包括向該鄰接非揮發性儲存元件施加一第四電壓的多個讀取操作。
  8. 如請求項7之方法，其中：讀取操作之該第一子集在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；讀取操作之該第二子集在對於該第二狀況之該測試之後及對於該第三狀況之該測試之前執行；且讀取操作之該第三子集在對於該第三狀況之該測試之 後執行。
  9. 如請求項8之方法，其進一步包含：將該群組讀取操作之結果儲存於一第一一位元鎖存器中；將該組讀取操作之結果儲存於該第一一位元鎖存器及一第二一位元鎖存器中；及使用一第三一位元鎖存器來指示該第一一位元鎖存器及該第二一位元鎖存器是否具有來自該組讀取操作之有效資料。
  10. 如請求項1之方法，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試，對該鄰接非揮發性儲存元件之一第三狀況進行測試及對該鄰接非揮發性儲存元件之一第四狀況進行測試；該第一組讀取操作包括讀取操作之一第一子集、讀取操作之一第二子集及讀取操作之一第三子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況及該第三狀況相關聯；讀取操作之該第三子集包括向該鄰接非揮發性儲存元 件施加一第三電壓的多個讀取操作，該第三電壓與該第四狀況相關聯；讀取操作之該第一子集在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；讀取操作之該第二子集在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行，該第二組讀取操作在對於該第四狀況之該測試之前執行；且讀取操作之該第三子集在對於該第四狀況之該測試之後執行。
  11. 如請求項1之方法，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試及對該鄰接非揮發性儲存元件之一第三狀況進行測試；該鄰接非揮發性儲存元件能夠處於一第四狀況中；該組讀取操作包括讀取操作之一第一子集及讀取操作之一第二子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況及該第四狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況及該第三狀況相關聯；讀取操作之該第一子集在對於該第一狀況之該測試之 後及對於該第二狀況之該測試之前執行；且讀取操作之該第二子集在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行。
  12. 如請求項1之方法，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試，對該鄰接非揮發性儲存元件之一第三狀況進行測試及對該鄰接非揮發性儲存元件之一第四狀況進行測試；該組讀取操作包括一第一讀取操作、一第二讀取操作及一第三讀取操作；該第一讀取操作包括向該鄰接非揮發性儲存元件施加一第一電壓，該第一電壓與該第一狀況相關聯；該第二讀取操作包括向該鄰接非揮發性儲存元件施加一第二電壓，該第二電壓與該第二狀況及該第三狀況相關聯；該第三讀取操作包括向該鄰接非揮發性儲存元件施加一第三電壓，該第三電壓與該第四狀況相關聯，該第一讀取操作在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；該第二讀取操作在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行，該第二讀取操作在對於該第四狀況之該測試之前執行；且該第三讀取操作在對於該第四狀況之該測試之後執 行。
  13. 如請求項1之方法，其中：該群組讀取操作之至少一讀取操作在開始該組讀取操作之前開始。
  14. 如請求項1之方法，其中：該目標非揮發性儲存元件及該鄰接非揮發性儲存元件為一共同NAND串上的多狀態NAND快閃記憶體裝置。
  15. 一種非揮發性儲存系統，其包含：一組非揮發性儲存元件，其包括一目標非揮發性儲存元件及一鄰接非揮發性儲存元件，該鄰接非揮發性儲存元件鄰接於該目標非揮發性儲存元件；及一或多個管理電路，其與該組非揮發性儲存元件通信，作為自該目標非揮發性儲存元件讀取資料之一嘗試的部分，該一或多個管理電路對該目標非揮發性儲存元件執行一組讀取操作且對該鄰接非揮發性儲存元件執行一群組讀取操作，該群組讀取操作中之一或多者被臨時地與該組讀取操作之至少一部分混雜，該組讀取操作包括向該鄰接非揮發性儲存元件施加不同電壓，該一或多個管理電路基於該群組讀取操作而選擇該組讀取操作之一子集，且基於該所選子集而識別儲存於該目標非揮發性儲存元件中的該資料。
  16. 如請求項15之非揮發性儲存系統，其中：該等不同電壓中之每一者與該鄰接非揮發性儲存元件之一不同狀況相關聯。
  17. 如請求項15之非揮發性儲存系統，其中：該組讀取操作包括讀取操作之一第一子集及讀取操作之一第二子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作；且讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作。
  18. 如請求項15之非揮發性儲存系統，其中：該目標非揮發性儲存元件及該鄰接非揮發性儲存元件為包括其他非揮發性儲存元件之一NAND串的部分；該組讀取操作之至少一讀取操作向該目標非揮發性儲存元件施加一讀取比較電壓，向該鄰接非揮發性儲存元件施加一第一電壓且向該等其他非揮發性儲存元件施加一其他電壓；該組讀取操作之至少另一讀取操作向該目標非揮發性儲存元件施加該讀取比較電壓，向該鄰接非揮發性儲存元件施加一第二電壓且向該等其他非揮發性儲存元件施加該其他電壓；且該其他電壓不同於該第一電壓。
  19. 如請求項15之非揮發性儲存系統，其進一步包含：一組鎖存器，其由該目標非揮發性儲存元件與該鄰接非揮發性儲存元件共用，該一或多個管理電路藉由將資料儲存於該等鎖存器中用於該子集之一者中而選擇該組讀取操作之該子集，因為該子集與該鄰接非揮發性儲存 元件之一特定狀況相關聯，該群組讀取操作識別該特定狀況。
  20. 如請求項15之非揮發性儲存系統，其中：該一或多個管理電路藉由向一與該非揮發性儲存系統通信之主機提供該資料而識別資料。
  21. 如請求項15之非揮發性儲存系統，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試及對該鄰接非揮發性儲存元件之一第三狀況進行測試；該組讀取操作包括讀取操作之一第一子集、讀取操作之一第二子集、讀取操作之一第三子集及讀取操作之一第四子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況而非該第一狀況相關聯；讀取操作之該第三子集包括向該鄰接非揮發性儲存元件施加一第三電壓的多個讀取操作，該第三電壓與該第三狀況相關聯；讀取操作之該第四子集包括向該鄰接非揮發性儲存元件施加一第四電壓的多個讀取操作； 該一或多個管理電路在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行讀取操作之該第一子集；該一或多個管理電路在對於該第二狀況之該測試之後及對於該第三狀況之該測試之前執行讀取操作之該第二子集；且該一或多個管理電路在對於該第三狀況之該測試之後執行讀取操作之該第三子集。
  22. 如請求項15之非揮發性儲存系統，其進一步包含：一組鎖存器，其包括一第一一位元鎖存器、一第二一位元鎖存器及一第三一位元鎖存器；其中該一或多個管理電路將該群組讀取操作之結果儲存於該第一一位元鎖存器中，該一或多個管理電路將該組讀取操作之結果儲存於該第一一位元鎖存器及一第二一位元鎖存器中，該一或多個管理電路使用該第三一位元鎖存器來指示該第一一位元鎖存器及一第二一位元鎖存器是否具有來自該組讀取操作之有效資料。
  23. 如請求項15之非揮發性儲存系統，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試，對該鄰接非揮發性儲存元件之一第三狀況進行測試及對該鄰接非揮發性儲存元件之一第四狀況進行測試；該第一組讀取操作包括讀取操作之一第一子集、讀取 操作之一第二子集及讀取操作之一第三子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況及該第三狀況相關聯；讀取操作之該第三子集包括向該鄰接非揮發性儲存元件施加一第三電壓的多個讀取操作，該第三電壓與該第四狀況相關聯；讀取操作之該第一子集在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；讀取操作之該第二子集在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行，該第二組讀取操作在對於該第四狀況之該測試之前執行；且讀取操作之該第三子集在對於該第四狀況之該測試之後執行。
  24. 如請求項15之非揮發性儲存系統，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試及對該鄰接非揮發性儲存元件之一第三狀況進行測試；該鄰接非揮發性儲存元件能夠處於一第四狀況中；該組讀取操作包括讀取操作之一第一子集及讀取操作 之一第二子集；讀取操作之該第一子集包括向該鄰接非揮發性儲存元件施加一第一電壓的多個讀取操作，該第一電壓與該第一狀況及該第四狀況相關聯；讀取操作之該第二子集包括向該鄰接非揮發性儲存元件施加一第二電壓的多個讀取操作，該第二電壓與該第二狀況及該第三狀況相關聯；讀取操作之該第一子集在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；且讀取操作之該第二子集在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行。
  25. 如請求項15之非揮發性儲存系統，其中：該群組讀取操作包括對該鄰接非揮發性儲存元件之一第一狀況進行測試，對該鄰接非揮發性儲存元件之一第二狀況進行測試，對該鄰接非揮發性儲存元件之一第三狀況進行測試及對該鄰接非揮發性儲存元件之一第四狀況進行測試；該第一組讀取操作包括一第一讀取操作、一第二讀取操作及一第三讀取操作；該第一讀取操作包括向該鄰接非揮發性儲存元件施加一第一電壓，該第一電壓與該第一狀況相關聯；該第二讀取操作包括向該鄰接非揮發性儲存元件施加一第二電壓，該第二電壓與該第二狀況及該第三狀況相關聯； 該第三讀取操作包括向該鄰接非揮發性儲存元件施加一第三電壓，該第三電壓與該第四狀況相關聯；該第一讀取操作在對於該第一狀況之該測試之後及對於該第二狀況之該測試之前執行；該第二讀取操作在對於該第二狀況之該測試及對於該第三狀況之該測試之後執行，該第二讀取操作在對於該第四狀況之該測試之前執行；且該第三讀取操作在對於該第四狀況之該測試之後執行。
  26. 如請求項15之非揮發性儲存系統，其中：該組非揮發性儲存元件為多狀態快閃記憶體裝置。
  27. 如請求項15之非揮發性儲存系統，其中：該組非揮發性儲存元件為多狀態NAND快閃記憶體裝置。
TW096150404A 2006-12-29 2007-12-26 交替式讀取模式 TWI397075B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/618,569 US7495962B2 (en) 2006-12-29 2006-12-29 Alternating read mode
US11/618,578 US7440324B2 (en) 2006-12-29 2006-12-29 Apparatus with alternating read mode

Publications (2)

Publication Number Publication Date
TW200849263A TW200849263A (en) 2008-12-16
TWI397075B true TWI397075B (zh) 2013-05-21

Family

ID=39358350

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096150404A TWI397075B (zh) 2006-12-29 2007-12-26 交替式讀取模式

Country Status (8)

Country Link
EP (1) EP2078303B1 (zh)
JP (1) JP5174829B2 (zh)
KR (1) KR101100359B1 (zh)
CN (1) CN101627443B (zh)
AT (1) ATE475186T1 (zh)
DE (1) DE602007007974D1 (zh)
TW (1) TWI397075B (zh)
WO (1) WO2008083137A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499319B2 (en) 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
US7813181B2 (en) * 2008-12-31 2010-10-12 Sandisk Corporation Non-volatile memory and method for sensing with pipelined corrections for neighboring perturbations
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
KR101678888B1 (ko) * 2010-08-06 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 판독 방법
KR101810640B1 (ko) 2010-11-26 2017-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
KR102089532B1 (ko) 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
KR102318561B1 (ko) 2014-08-19 2021-11-01 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법
KR102294352B1 (ko) 2015-04-20 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법
JP6779838B2 (ja) * 2017-06-28 2020-11-04 キオクシア株式会社 メモリシステムおよび制御方法
CN107481758B (zh) * 2017-08-09 2020-05-01 上海华虹宏力半导体制造有限公司 一种存储器的操作方法
KR102531995B1 (ko) * 2018-03-29 2023-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 저장 장치 및 메모리 컨트롤러의 동작 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418061B1 (en) * 1999-05-11 2002-07-09 Fujitsu Limited Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation
US20040109357A1 (en) * 2002-09-24 2004-06-10 Raul-Adrian Cernea Non-volatile memory and method with improved sensing
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US20040213031A1 (en) * 2003-04-22 2004-10-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
US6870768B2 (en) * 2002-09-06 2005-03-22 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US20050162913A1 (en) * 2004-01-26 2005-07-28 Jian Chen Method of reading NAND memory to compensate for coupling between storage elements
US20050169082A1 (en) * 2002-09-24 2005-08-04 Raul-Adrian Cernea Memory sensing circuit and method for low voltage operation
US20050254302A1 (en) * 2004-05-17 2005-11-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20060221692A1 (en) * 2005-04-05 2006-10-05 Jian Chen Compensating for coupling during read operations on non-volatile memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
DE602007011736D1 (de) * 2006-03-03 2011-02-17 Sandisk Corp Leseoperation für nichtflüchtige speicherung mit floating-gate-kopplungskompensation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418061B1 (en) * 1999-05-11 2002-07-09 Fujitsu Limited Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6870768B2 (en) * 2002-09-06 2005-03-22 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US20040109357A1 (en) * 2002-09-24 2004-06-10 Raul-Adrian Cernea Non-volatile memory and method with improved sensing
US20050169082A1 (en) * 2002-09-24 2005-08-04 Raul-Adrian Cernea Memory sensing circuit and method for low voltage operation
US20040213031A1 (en) * 2003-04-22 2004-10-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
US20050157564A1 (en) * 2003-04-22 2005-07-21 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
US20050162913A1 (en) * 2004-01-26 2005-07-28 Jian Chen Method of reading NAND memory to compensate for coupling between storage elements
US20050254302A1 (en) * 2004-05-17 2005-11-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20060221692A1 (en) * 2005-04-05 2006-10-05 Jian Chen Compensating for coupling during read operations on non-volatile memory

Also Published As

Publication number Publication date
EP2078303A1 (en) 2009-07-15
WO2008083137A1 (en) 2008-07-10
JP2010515202A (ja) 2010-05-06
CN101627443A (zh) 2010-01-13
TW200849263A (en) 2008-12-16
ATE475186T1 (de) 2010-08-15
EP2078303B1 (en) 2010-07-21
CN101627443B (zh) 2012-10-03
JP5174829B2 (ja) 2013-04-03
DE602007007974D1 (de) 2010-09-02
KR101100359B1 (ko) 2011-12-30
KR20090117709A (ko) 2009-11-12

Similar Documents

Publication Publication Date Title
US7440324B2 (en) Apparatus with alternating read mode
TWI397075B (zh) 交替式讀取模式
JP4954223B2 (ja) フローティングゲート結合に対する補償を伴う不揮発性記憶装置に対する読み出し動作
EP2467854B1 (en) Selective memory cell program and erase
US7768834B2 (en) Non-volatile storage system with initial programming voltage based on trial
US7391650B2 (en) Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
JP5439488B2 (ja) 不揮発性メモリアレイの最終ワードラインのデータ保持力改善
TWI494933B (zh) 藉由偵測自然臨限電壓分佈以預測記憶體中之程式干擾
US7551482B2 (en) Method for programming with initial programming voltage based on trial
WO2008083131A2 (en) Method for programming with initial programming voltage based on trial
KR20120039562A (ko) 비휘발성 저장 소자에 대한 프로그래밍 완료의 검출
EP2022060B1 (en) Verify operation for non-volatile storage using different voltages
KR101016432B1 (ko) 타이밍 정보를 이용한 리버스 커플링 효과
KR20090007278A (ko) 비휘발성 메모리에 대한 교번적 로우-기반 판독 및 기입
US7495962B2 (en) Alternating read mode
TWI384484B (zh) 非揮發性儲存器之阻抗感測及補償
WO2007143399A2 (en) Nand flash verify method with different compensated pass voltages
WO2007149676A2 (en) Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees