JP5480714B2 - 半導体記録装置 - Google Patents
半導体記録装置 Download PDFInfo
- Publication number
- JP5480714B2 JP5480714B2 JP2010110382A JP2010110382A JP5480714B2 JP 5480714 B2 JP5480714 B2 JP 5480714B2 JP 2010110382 A JP2010110382 A JP 2010110382A JP 2010110382 A JP2010110382 A JP 2010110382A JP 5480714 B2 JP5480714 B2 JP 5480714B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- writing
- recording
- data
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 230000015654 memory Effects 0.000 claims description 347
- 230000004913 activation Effects 0.000 description 53
- 238000010586 diagram Methods 0.000 description 15
- 239000000872 buffer Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 238000004458 analytical method Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 5
- 230000001276 controlling effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000001454 recorded image Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7202—Allocation control and policies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
(a)データを消去した後は、メモリセルの状態は(1,1)
(b)1st記録ページの書きこみ後は、セルの状態は(1,1)又は(1,0)
(c)2nd記録ページの書きこみ後は、セルの状態は(1,1),(1,0),(0,0)又は(0,1)
よって、2nd記録ページへの書きこみは、
(c−1)書きこみ直前のセルの状態(電子のチャージ状態)が(1,0)か否か判別
(c−2)判別したセルの状態(電子のチャージ状態)が(1,0)のとき:(1,0)⇒(0,0)への電子のチャージ
(c−3)セルの状態(電子のチャージ状態)が(1,1)か否か判別
(c−4)判別したセルの状態(電子のチャージ状態)が(1,1)のとき:(1,1)⇒(0,1)への電子のチャージ
の4工程によって実施される。上記において、(c−1)、(c−3)は読み出し処理であり、(c−2)、(c−4)は書きこみ処理にあたる。
図1に本実施の形態に係る半導体記録装置の構成図を示す。同図において、外部インターフェイス手段1は、ホスト機器からのコマンドやデータを受信し、データの転送を行うインターフェイスである。コマンド解析手段2は外部インターフェイス手段1を介して受信したコマンドを解析する。書きこみ制御手段3は、後述するフラッシュメモリ6a、6bの消去ブロック内の記録ページ位置を計数するページ計数手段3aと、後述するフラッシュメモリ6a、6bの消去ブロックを構成している各ページのアライメント情報を登録しておくページ情報登録手段3bと、前記ページ計数手段3aとページ情報登録手段3bとに従い後述する2個のフラッシュ制御シーケンサ7a(7b)を起動するシーケンサ起動タイマー3cとを有する。データメモリ4は、外部インターフェイス手段1を介して入力されるデータを一時記録しておくメモリで、少なくとも4ページ分の記録容量(4×4KB=16KB)を有する。フラッシュ制御シーケンサ7a,7bは、前記シーケンサ起動タイマー3cに従ってデータメモリ4からデータを読み出すと共に、フラッシュメモリ6a、6bへの書きこみを制御する。フラッシュメモリ6a,6bは、データキャッシュ61a,61b、ページバッファー62a,62b、及びフラッシュセルアレイ63a,63bにより構成されている。
(1)全64ページの1st記録ページの書きこみにかかる時間=64×T1w
(2)全64ページの2nd記録ページの書きこみにかかる時間=64×T2w
(3)消去時間=Tew
(4)最初のページのデータキャッシュにかかる時間
(5)ファームウェア等の処理時間
(書きこみ動作例1)
図7は本実施の形態における書きこみ動作時の各部のタイミング図であり、フラッシュメモリ6a(6b)の書きこみ時間が標準値である場合を示している。ここで、書きこみ時間の標準値とは、書きこみに対して障害となる条件が存在していない場合に期待できる書きこみ時間である。また、外部インターフェイス手段1を介して受信されたコマンドは、AUのアライメントに合致したライトコマンドであった場合の動作である。このフラッシュメモリ6a(6b)では、偶数ページを1st記録ページ、奇数ページを2nd記録ページに対応させてある。また、このフラッシュメモリ6a(6b)では、1st記録ページの書きこみ時間の標準値はT1、2nd記録ページの書きこみ時間の標準値はT2(T2>T1)になっている。2nd記録ページの書きこみ時間が1st記録ページの書きこみ時間より長くかかる理由については従来例で説明したため、説明を省略する。
(ルール0)フラッシュメモリ6a(6b)がレディ状態であり、シーケンサ起動タイマー3cの値が0の場合に、フラッシュメモリ6a(6b)のデータキャッシュ61a(61b)にデータ転送する。
(ルール1)シーケンサ起動タイマー3cのセット値は、データ転送対象の記録ページの種類(1st記録ページ/2nd記録ページ)に応じて変更する。
(ルール2)シーケンサ起動タイマー3cは、1個のフラッシュメモリ6a(6b)を対象に起動し、同時に2個のフラッシュ制御シーケンサを起動しない。
(1)全64ページの1st記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=2×64×T1
(2)全64ページの2nd記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=2×64×T2
(3)消去時間=Tew
(4)最初のページのデータキャッシュ61aへの転送終了までの時間((7−2)のデータ0aの右端)
(5)ファームウェア等の処理時間
図8は本実施の形態における書きこみ動作時の各部のタイミング図であり、フラッシュメモリ6a(6b)の書きこみ時間が標準値の2倍の長さになった場合を示している。同図において、(8−1)はデータメモリ4の書きこみ時のタイミングを、(8−2)はフラッシュメモリ6aのデータキャッシュ61aへの転送タイミングを、(8−3)はフラッシュメモリ6bのデータキャッシュ61bへの転送タイミングを、(8−4)はフラッシュメモリ6aのデータキャッシュ61aから転送されたデータのフラッシュセルアレイ63aへの書きこみタイミングを、(8−5)はフラッシュメモリ6bのデータキャッシュ61bから転送されたデータのフラッシュセルアレイ63bへの書きこみタイミングをそれぞれ示す。0a〜5a、0b〜5bの符号は、図7と同様にフラッシュメモリ6a、フラッシュメモリ6bにおける各記録ページのデータを示す。なお、(8−1)、(8−2)、(8−3)では、図7と同一タイミングでデータの書きこみが実施されるので説明を割愛する。
(1)全64ページの1st記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=2×64×T1
(2)全64ページの2nd記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=2×64×T2
(3)消去時間=Tew
(4)最初のページのデータキャッシュ61aへの転送終了までの時間((7−2)のデータ0aの右端)
(5)ファームウェア等の処理時間
(6)最後の2nd記録ページの書きこみ時間−T2=T2
図9は本実施の形態における書きこみ動作時の各部のタイミング図であり、フラッシュメモリ6a(6b)の書きこみ時間が標準値の3倍の長さになった場合を示している。同図において、(9−1)は、データメモリ4の書きこみ時のタイミングを、(9−2)はフラッシュメモリ6aのデータキャッシュ61aへの転送タイミングを、(9−3)はフラッシュメモリ6bのデータキャッシュ61bへの転送タイミングを、(9−4)はフラッシュメモリ6aのデータキャッシュ61aから転送されたデータのフラッシュセルアレイ63aへの書きこみタイミングを、(9−5)はフラッシュメモリ6bのデータキャッシュ61bから転送されたデータのフラッシュセルアレイ63bへの書きこみタイミングをそれぞれ示す。0a〜5a、0b〜5bの符号は、図7と同様にフラッシュメモリ6a、フラッシュメモリ6bにおける各記録ページのデータを示す。なお、(9−1)、(9−2)、(9−3)では、図7、図8で示した場合と異なり、書きこみタイミングは、フラッシュメモリ6a(6b)の書きこみ時間により決定されるタイミングとなる。すなわち、タイマー設定値にしたがって、フラッシュ制御シーケンサ7a(7b)がフラッシュメモリ6a(6b)のデータキャッシュ61a(61b)にデータを転送しようとしても、図9に示すように、フラッシュメモリ6a(6b)では1ページのデータ(1a,1b)が書きこみ中で、かつ次の1ページのデータ2a,2bがデータキャッシュ61a(61b)に待機中であるときが生じ、新たなデータをデータキャッシュ61a(61b)に転送することができない場合がある。つまり、フラッシュセルアレイ63a(63b)への書きこみ時間により、データメモリ4の制御タイミングが規制される。
(1)全64ページの1st記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=3×64×T1
(2)全64ページの2nd記録ページのフラッシュセルアレイ63a(63b)への書きこみにかかる時間=3×64×T2
(3)消去時間=Tew
(4)最初のページのデータキャッシュ61aへの転送終了までの時間((7−2)のデータ0aの右端)
(5)ファームウェア等の処理時間
(6)最後の2nd記録ページの書きこみ時間−T2=2×T2
64×(T1+T2)+2×T2 (式1)
となる。
(64×(T1w+T2w)−Tref)+(T2w−T2) (式2)
ここで、タイマー値を前記最大値T1w,T2wの1/2に設定すれば、(式2)のTrefは、Tref=2×64×(T1+T2)=2×64×(T1w/2+T2w/2)となる。また、(式2)の第1項(64×(T1w+T2w)−Tref)は0となる。これは、フラッシュメモリ6a(6b)の書きこみ時間のばらつきに関係なく、書きこみを所定のタイミングで制御可能であることを示している。また、図7のように、タイマー値をフラッシュセルアレイ63a(63b)に対する書きこみ時間の標準値Tav以上に設定すれば、フラッシュセルアレイ63a(63b)への書きこみにかかる消費電流は半分になる。
[A]シーケンサ起動タイマー3cのタイマー値を(フラッシュセルアレイ63a(63b)への書きこみ時間の最大値T1w(T2w)/2に設定すれば、フラッシュメモリ6a(6b)の書きこみ時間のばらつきに関係なく、書きこみを所定のタイミングで制御可能であり、フラッシュメモリ6a(6b)の並列書きこみ数分の書きこみ速度を保証できる。
[B]タイマー値がフラッシュセルアレイ63a(63b)への書きこみ時間の標準値より長ければ、2個のフラッシュメモリ6a(6b)において、各フラッシュセルアレイ63a(63b)への書きこみが同時発生することが稀なため、消費電流を抑制できる。
[A][B]より、フラッシュセルアレイ63a(63b)への記録ページの書きこみ時間の標準値をTave、最大値をTwとし、
Tave < タイマー値 ≦ Tw/2 (式3)
を満たすようにシーケンサ軌道タイマー3cのタイマー値を設定すれば、フラッシュセルアレイ63a(63b)への書きこみ時間がタイマー値以下の場合は、消費電流を抑制でき、並列書きこみ同等の書きこみ速度も保証可能となる。
(まとめ)
実施の形態1では、2個のグループに1記録ページ単位でインターリーブする方式について説明したが、本実施の形態では2個のグループに2記録ページ単位でインターリーブして記録する方式について説明する。
上記のようなセル構造を有するフラッシュメモリにおける書き込みの動作について図11を参照しながら説明する。
実施の形態1では、1ページ単位で2個のフラッシュメモリのグループに対してインターリーブを行い、1st記録ページの書き込み開始時にT1のタイマー、2nd記録ページの書き込み開始時にT2のタイマーをセットしてシーケンサを制御した。
本実施の形態に係る書き込みの動作について図12を参照しながら説明する。
実施の形態1〜実施の形態3では、2ビット/セルのフラッシュメモリにおいて本発明を適用した例を示した。これに対して、本実施の形態では3ビット/セルのフラッシュメモリにおいて本発明を適用した例について説明する。まず、3ビット/セルの多値フラッシュメモリの構成について説明し、その後、フラッシュメモリへのデータ書き込み方法について説明する。
本実施の形態に係る書き込みの動作について図15を参照にしながら説明する。
本実施の形態では、実施の形態4同様の3ビット/セルのフラッシュメモリへの適用例について説明する。
本実施の形態に係る書き込みの動作について図16を参照しながら説明する。
2 コマンド解析手段
3 書きこみ制御手段
3a ページ計数手段
3b ページ情報登録手段
3c シーケンサ起動タイマー
4 データメモリ
5a〜5b フラッシュ制御シーケンサ
6a〜6b フラッシュメモリ
61a〜61b データキャッシュ
62a〜62b ページバッファー
63a〜63b フラッシュセルアレイ
Claims (2)
- 複数のフラッシュメモリと、前記フラッシュメモリの制御手段とを備え、
前記フラッシュメモリは、書きこみ時に少なくとも1記録ページ分のデータを待機しておくデータキャッシュを備え、
前記フラッシュメモリは、複数の記録ページを有する消去ブロックを複数有し、
前記記録ページは、第1の記録ページと、書きこみ時間が第1の記録ページよりも長い第2の記録ページとに分類され、
前記フラッシュメモリの制御手段は、
前記複数のフラッシュメモリを2つのグループに分割し、
各グループに対して1記録ページずつインターリーブして書きこみ制御を行い、
書きこみ対象の記録ページが前記第1記録ページか第2記録ページかを判定し、
第1記録ページの書きこみと判定した場合は書きこみ開始から第1所定時間経過した後に別グループの書きこみを開始し、第2記録ページの書きこみと判定した場合は書きこみ開始から第1所定時間よりも長い第2所定時間経過した後に別グループの書きこみを開始し、
前記第1所定時間は、前記フラッシュメモリにおける第1記録ページへの書きこみ時間の標準値よりも長く設定され、
前記第2所定時間は、前記フラッシュメモリにおける第2記録ページへの書きこみ時間の標準値よりも長く設定されていることを特徴とする半導体記録装置。 - 前記第1所定時間は、前記フラッシュメモリにおける第1記録ページへの書きこみ時間の最大値の半分以下に設定され、
前記第2所定時間は、前記フラッシュメモリにおける第2記録ページへの書きこみ時間の最大値の半分以下に設定されていることを特徴とする請求項1に記載の半導体記録装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010110382A JP5480714B2 (ja) | 2009-05-15 | 2010-05-12 | 半導体記録装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009118586 | 2009-05-15 | ||
JP2009118586 | 2009-05-15 | ||
JP2010110382A JP5480714B2 (ja) | 2009-05-15 | 2010-05-12 | 半導体記録装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010287303A JP2010287303A (ja) | 2010-12-24 |
JP2010287303A5 JP2010287303A5 (ja) | 2013-05-16 |
JP5480714B2 true JP5480714B2 (ja) | 2014-04-23 |
Family
ID=43355282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010110382A Active JP5480714B2 (ja) | 2009-05-15 | 2010-05-12 | 半導体記録装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8407405B2 (ja) |
JP (1) | JP5480714B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101581857B1 (ko) * | 2009-08-06 | 2015-12-31 | 삼성전자주식회사 | 불휘발성 메모리 시스템 및 그것의 인터리브 유닛 구성 방법 |
US9021181B1 (en) * | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
US9405355B2 (en) | 2012-08-21 | 2016-08-02 | Micron Technology, Inc. | Memory operation power management by data transfer time adjustment |
JP2014102610A (ja) * | 2012-11-19 | 2014-06-05 | Nippon Hoso Kyokai <Nhk> | 記録装置及び記録方法 |
JP2015176309A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置 |
KR20160058458A (ko) * | 2014-11-17 | 2016-05-25 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
US9772777B2 (en) * | 2015-04-27 | 2017-09-26 | Southwest Research Institute | Systems and methods for improved access to flash memory devices |
KR20170047468A (ko) * | 2015-10-22 | 2017-05-08 | 삼성전자주식회사 | 메모리 동작을 모니터링하는 메모리 모듈 및 그것의 전력 관리 방법 |
US10650885B2 (en) * | 2017-03-07 | 2020-05-12 | Alibaba Group Holding Limited | Extending flash storage lifespan and data quality with data retention protection |
JP7516215B2 (ja) | 2020-11-10 | 2024-07-16 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05135594A (ja) * | 1991-11-13 | 1993-06-01 | Mitsubishi Electric Corp | 情報カ−ドの制御方式 |
JP3594626B2 (ja) * | 1993-03-04 | 2004-12-02 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
JP3210259B2 (ja) * | 1996-04-19 | 2001-09-17 | 株式会社東芝 | 半導体記憶装置及び記憶システム |
JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2002189631A (ja) * | 2000-12-22 | 2002-07-05 | Toshiba Corp | 情報書き込み装置、及びこれを有する携帯電子機器 |
WO2003060722A1 (fr) * | 2002-01-09 | 2003-07-24 | Renesas Technology Corp. | Système de mémoire et carte mémoire |
JP4050548B2 (ja) * | 2002-04-18 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2006127623A (ja) * | 2004-10-28 | 2006-05-18 | Sony Corp | 半導体記憶装置とそのアクセス方法 |
JP4693675B2 (ja) * | 2006-03-27 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置の制御方法 |
JP2007305210A (ja) * | 2006-05-10 | 2007-11-22 | Toshiba Corp | 半導体記憶装置 |
JP4936914B2 (ja) * | 2007-01-23 | 2012-05-23 | 株式会社東芝 | 半導体記憶装置 |
JP5127350B2 (ja) * | 2007-07-31 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
JP2009104729A (ja) * | 2007-10-24 | 2009-05-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2010
- 2010-05-12 JP JP2010110382A patent/JP5480714B2/ja active Active
- 2010-05-14 US US12/780,169 patent/US8407405B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010287303A (ja) | 2010-12-24 |
US20100325349A1 (en) | 2010-12-23 |
US8407405B2 (en) | 2013-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5480714B2 (ja) | 半導体記録装置 | |
US7243185B2 (en) | Flash memory system with a high-speed flash controller | |
US7596031B2 (en) | Faster programming of highest multi-level state for non-volatile memory | |
CN102132348B (zh) | 用于闪存存储器中写入端单元间干扰减轻的方法和装置 | |
US20120254524A1 (en) | Memory device and host device | |
KR101087343B1 (ko) | 셀당 비트가 변경되는 메모리의 프로그래밍 | |
US8706952B2 (en) | Flash memory storage device, controller thereof, and data programming method thereof | |
JP4399008B2 (ja) | 不揮発性メモリおよびマルチストリーム更新追跡を伴う方法 | |
US8724389B2 (en) | Non-volatile solid state memory-based mass storage device and methods thereof | |
TWI518702B (zh) | 用於m位元記憶體單元的m+n位元程式化及m+l位元讀取 | |
US9075709B2 (en) | Flash memory controller | |
TWI506425B (zh) | 用於非揮發性記憶體之最佳化頁程式化次序 | |
CN102132349B (zh) | 用于在闪存存储器控制器和闪存存储器阵列之间接口的方法和设备 | |
EP1168361A2 (en) | Nonvolatile memory for storing multivalue data | |
CN108595345B (zh) | 管理闪存中所储存的数据的方法及相关记忆装置与控制器 | |
US20100082919A1 (en) | Data streaming for solid-state bulk storage devices | |
US8429332B2 (en) | Multi-channel hybrid density memory storage device and control method thereof | |
TW201140594A (en) | Maintaining updates of multi-level non-volatile memory in binary non-volatile memory | |
US20080155182A1 (en) | Non-volatile semiconductor memory system and data write method thereof | |
US20140036594A1 (en) | Nonvolatile memory device and related method of operation | |
TW200912653A (en) | Solid state memory utilizing analog communication of data values | |
US8879319B1 (en) | Re-writing scheme for solid-state storage devices | |
US10365834B2 (en) | Memory system controlling interleaving write to memory chips | |
CN102279809A (zh) | 一种在固态硬盘中重定向写入及垃圾回收的方法 | |
US8819332B2 (en) | Nonvolatile storage device performing periodic error correction during successive page copy operations |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130730 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130902 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5480714 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |