TWI494933B - 藉由偵測自然臨限電壓分佈以預測記憶體中之程式干擾 - Google Patents

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Description

藉由偵測自然臨限電壓分佈以預測記憶體中之程式干擾
本發明係關於非揮發性記憶體。
半導體記憶體已越來越廣泛地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體即在最受歡迎之非揮發性半導體記憶體之中。與傳統之全功能型EEPROM相比，可藉助快閃記憶體(其亦為一類EEPROM)在一個步驟中抹除整個記憶體陣列或該記憶體之一部分中之內容。
傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動閘極位於一半導體基板中之一通道區上面並與該通道區絕緣。該浮動閘極位於源極區與汲極區之間。一控制閘極係提供於浮動閘極上方，並與該浮動閘極絕緣。如此形成之電晶體之臨限電壓(VTH )係由該浮動閘極上所保留之電荷量控制。亦即，在接通電晶體以准許其源極與汲極之間導通之前所必須施加至控制閘極之最小電壓量係由浮動閘極上之電荷位準控制。
某些EEPROM及快閃記憶體裝置具有用於儲存兩個電荷範圍之一浮動閘極，且因此可在兩個狀態(例如一已抹除狀態及一經程式化狀態)之間程式化/抹除該記憶體元件。有時將此一快閃記憶體裝置稱為一二進制快閃記憶體裝置，此乃因每一記憶體元件皆可儲存一個資料位元。
藉由識別多個不同的所允許/有效程式化臨限電壓範圍來實施一多態(亦稱為多位準)快閃記憶體裝置。每一不同之臨限電壓範圍皆對應於在記憶體裝置中已編碼之該組資料位元之一預定值。例如，在將每一記憶體元件置於對應於四個不同臨限電壓範圍之四個離散電荷帶中之一者中時，該元件可儲存兩個資料位元。
通常，在一程式操作期間施加至控制閘極之一程式電壓VPGM 係作為量值隨時間增加之一系列脈衝而施加。可將該程式電壓施加至一選定字線。於一個可行方法中，該等脈衝之量值隨每一連續脈衝增加一預定步長大小(例如，0.2至0.4 V)。可將VPGM 施加至快閃記憶體元件之控制閘極。在程式化脈衝之間的週期中，實施驗證操作。亦即，在各連續程式化脈衝之間讀取正被並行程式化之一群組元件中每一元件之程式化位準，以確定其是否等於或大於該元件正被程式化為之一驗證位準。對於多態快閃記憶體元件陣列，可針對一元件之每一狀態執行一驗證步驟以確定該元件是否已達到其資料相關聯之驗證位準。例如，能夠將資料儲存為四種狀態之一多態記憶體元件可能需要針對三個比較點執行驗證操作。
此外，在程式化一EEPROM或快閃記憶體裝置(諸如一NAND串中之一NAND快閃記憶體裝置)時，通常將VPGM 施加至控制閘極並將位元線接地，從而致使將電子自一胞或記憶體元件(例如，儲存元件)之通道注入至該浮動閘極中。當電子在浮動閘極中集聚時，浮動閘極會變成帶負電荷，且記憶體元件之臨限電壓升高，因而記憶體元件被視為處於一經程式化狀態。
然而，仍然成問題之一個問題係程式干擾。程式干擾可在其他選定之NAND串之程式化期間出現在被抑制之未選定NAND串處。程式干擾出現在一未選定之非揮發性儲存元件之臨限電壓由於其他非揮發性儲存元件之程式化而移位時。程式干擾可發生於先前經程式化儲存元件以及尚未被程式化之已抹除儲存元件上。
本發明提供一種方法及非揮發性儲存系統，其中偵測對程式干擾之一敏感性並採取一對應之預防措施。
適於實施本發明之一記憶體系統之一個實例使用NAND快閃記憶體結構，該NAND快閃記憶體結構在兩個選擇閘極之間串聯配置多個電晶體。該等串聯電晶體及該等選擇閘極稱為一NAND串。圖1a係顯示一個NAND串之一俯視圖。圖1b係其一等效電路圖。所繪示之NAND串包含串聯且夾在一第一選擇閘極120與一第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120將該NAND串連接至位元線126。選擇閘極122將該NAND串連接至源極線128。藉由向控制閘極120CG施加恰當之電壓來控制選擇閘極120。藉由將恰當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者皆具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包含控制閘極102CG及浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。在一個實施例中，電晶體100、102、104及106各自為記憶體胞。於其他實施例中，該等記憶體胞可包含多個電晶體或可不同於所繪示之彼等。選擇閘極120連接至選擇線SGD。選擇閘極122連接至選擇線SGS。
圖2提供上文所闡述之NAND串之一剖面圖。該NAND串之若干個電晶體係形成於p井區140中。該p井區又可在一P型基板144之一n井區142中。每一電晶體包含一堆疊閘極結構，其由一控制閘極(100CG、102CG、104CG及106CG)及一浮動閘極(100FG、102FG、104FG及106FG)構成。該等浮動閘極係形成於氧化物或其他電介質膜頂部上之p井表面上。控制閘極在浮動閘極上面，其中一中間多晶矽電介質層將控制閘極與浮動閘極分開。記憶體胞(100、102、104及106)之控制閘極形成字線。N+摻雜層130、132、134、136及138為相鄰胞之間所共享，藉此使該等胞彼此串聯連接以形成一NAND串。此等N+摻雜層形成該等胞中之每一者之源極及汲極。舉例而言，N+摻雜層130充當電晶體122之汲極及電晶體106之源極，N+摻雜層132充當電晶體106之汲極及電晶體104之源極，N+摻雜層134充當電晶體104之汲極及電晶體102之源極，N+摻雜層136充當電晶體102之汲極及電晶體100之源極，且N+摻雜層138充當電晶體100之汲極及電晶體120之源極。N+摻雜層126連接至該NAND串之位元線，而N+摻雜層128連接至多個NAND串之一共同源極線。
應注意，儘管圖1a及圖2在該NAND串中顯示四個記憶體胞，但與本文所述技術一起使用之一NAND串可具有少於四個記憶體胞或多於四個記憶體胞。舉例而言，某些NAND串將包含8個、16個、32個或更多個記憶體胞。
每一記憶體胞可儲存以類比或數位形式表示之資料。在儲存一個數位資料位元時，該記憶體胞之可能臨限電壓範圍被劃分成指派有邏輯資料「1」及「0」之兩個範圍。在一NAND型快閃記憶體之一個實例中，在抹除記憶體胞之後該電壓臨限值為負且被界定為邏輯「1」。在一程式操作之後該臨限電壓為正且被界定為邏輯「0」。在臨限電壓為負並藉由將0伏施加至控制閘極來嘗試一讀取時，記憶體胞將接通以指示正儲存邏輯1。而在臨限電壓為正且藉由將0伏施加至控制閘極來嘗試一讀取操作時，記憶體胞將不會接通，此指示儲存邏輯0。
一記憶體胞亦可儲存多個狀態，因此儲存多個數位資料位元。在儲存多個資料狀態之情形下，將該臨限電壓窗口劃分成該等狀態之數目。舉例而言，若使用四個狀態，則將存在指派給資料值「11」、「10」、「01」及「00」之四個臨限電壓範圍。在一NAND型記憶體之一個實例中，在一抹除操作之後該臨限電壓為負且被界定為「11」。正臨限電壓用於狀態「10」、「01」及「00」。在某些實施方案中，使用一格雷碼(Gray code)指派方案將該等資料值(例如，邏輯狀態)指派給該等臨限範圍，以便在一浮動閘極之臨限電壓錯誤地移位至其相鄰實體狀態之情形下，僅一個位元將受到影響。程式化至記憶體胞中之資料與該胞之臨限電壓範圍之間的具體關係相依於針對該等記憶體胞所採用之資料編碼方案。
除NAND快閃記憶體以外之其他類型之非揮發性記憶體亦可與本發明一起使用。
可用於快閃EEPROM系統中之另一類型之記憶體胞利用一非傳導性電介質材料取代一傳導性浮動閘極來以一非揮發性方式儲存電荷。由氧化矽、氮化矽及氧化矽(「ONO」)形成之一三層式電介質夾於一傳導性控制閘極與該記憶體胞通道上面之一半傳導性基板之一表面之間。藉由將電子自胞通道注入至氮化物中來程式化該胞，其中電子被捕獲並儲存於一有限區中。然後，所儲存之此電荷以一可偵測方式改變胞通道之一部分之臨限電壓。藉由將熱電洞注入至氮化物中來抹除該胞。可以一分裂閘極組態提供一類似胞，其中一摻雜多晶矽閘極在該記憶體胞通道之一部分上方延伸以形成一單獨選擇電晶體。
於另一方法中，在每一NROM胞中儲存兩個位元，其中一ONO電介質層跨越源極與汲極擴散之間的通道延伸。一個資料位元之電荷局部化於毗鄰汲極之電介質層中，且另一資料位元之電荷局部化於毗鄰源極之電介質層中。通過單獨地讀取電介質中之空間分離電荷儲存區之二進制狀態來獲得多態資料儲存。
圖3係繪示三個NAND串之一電路圖。用於使用一NAND結構之一快閃記憶體系統之一典型架構將包含數個NAND串。舉例而言，在具有更多NAND串之一記憶體陣列中顯示三個NAND串320、340及360。該等NAND串中之每一者皆包含兩個選擇閘極及四個儲存元件。雖然出於簡明之目的而圖解說明四個儲存元件，但現代NAND串可具有多達(例如)32或64個儲存元件。
舉例而言，NAND串320包含選擇閘極322及327以及儲存元件323至326，NAND串340包含選擇閘極342及347以及儲存元件343至346，NAND串360包含選擇閘極362及367以及儲存元件363至366。每一NAND串藉由其選擇閘極(例如，選擇閘極327、347或367)連接至源極線。使用一選擇線SGS控制源極側之選擇閘極。各個NAND串320、340及360分別藉由選擇閘極322、342、362中之選擇電晶體連接至各別位元線321、341及361。此等選擇電晶體由一汲極選擇線SGD控制。於其他實施例中，該等選擇線未必需要在該等NAND串之間共用；亦即，可為不同NAND串提供不同選擇線。字線WL3連接至儲存元件323、343及363之控制閘極。字線WL2連接至儲存元件324、344及364之控制閘極。字線WL1連接至儲存元件325、345及365之控制閘極。字線WL0連接至儲存元件326、346及366之控制閘極。如可看出，每一位元線及各別NAND串皆包括儲存元件陣列或儲存元件組之若干個行。該等字線(WL3、WL2、WL1及WL0)包括該陣列或組之若干個列。每一字線皆連接該列中每一儲存元件之控制閘極。或，可由該等字線自身提供該等控制閘極。舉例而言，字線WL2提供儲存元件324、344及364之控制閘極。實際上，在一字線上可存在數千個儲存元件。
每一儲存元件皆可儲存資料。舉例而言，在儲存一個數位資料位元時，將儲存元件之可能臨限電壓(VTH )範圍劃分成指派有邏輯資料「1」及「0」之兩個範圍。於一NAND型快閃記憶體之一個實例中，在抹除該儲存元件之後VTH 為負且被界定為邏輯「1」。在一程式操作之後，VTH 為正且被界定為邏輯「0」。在VTH 為負且嘗試一讀取時，該儲存元件將接通以指示正儲存邏輯「1」。在VTH 為正且嘗試一讀取操作時，該儲存元件將不接通，此指示已儲存邏輯「0」。一儲存元件亦可儲存多個資訊位準，舉例而言，多個數位資料位元。在此情況下，將VTH 值之範圍劃分成資料位準之數目。舉例而言，若儲存四個資訊位準，則將存在指派給資料值「11」、「10」、「01」及「00」之四個VTH 範圍。於一NAND型記憶體之一個實例中，在一抹除操作之後VTH 為負且被界定為「11」。正VTH 值用於狀態「10」、「01」及「00」。程式化至儲存元件中之資料與該元件之臨限電壓範圍之間的具體關係相依於針對該等儲存元件所採用之資料編碼方案。
在程式化一快閃儲存元件時，將一程式電壓施加至該儲存元件之控制閘極，並將與該儲存元件相關聯之位元線接地。將來自該通道之電子注入至浮動閘極中。當電子在浮動閘極中集聚時，該浮動閘極變為帶負電荷且該儲存元件之VTH 升高。為將該程式電壓施加至正被程式化之儲存元件之控制閘極，將彼程式電壓施加於恰當字線上。如上文所論述，NAND串中之每一者中之一個儲存元件共享同一字線。舉例而言，在程式化圖3之儲存元件324時，亦將該程式電壓施加至儲存元件344及364之控制閘極。
然而，程式干擾可在其他NAND串之程式化期間發生於被抑制之NAND串處，且有時發生於經程式化NAND串本身處。程式干擾出現在一未選定之非揮發性儲存元件之臨限電壓由於其他非揮發性儲存元件之程式化而移位時。程式干擾可發生於先前經程式化儲存元件以及尚未被程式化之已抹除儲存元件上。各種程式干擾機制皆可限制用於非揮發性儲存裝置(例如NAND快閃記憶體)之可用操作窗口。
舉例而言，若NAND串320受到抑制(例如，其係不含有當前正被程式化之一儲存元件之一未選定NAND串)且NAND串340正被程式化(例如，其係含有當前正被程式化之一儲存元件之一選定NAND串)，則程式干擾可發生於NAND串320處。舉例而言，若一通過電壓VPASS 為低，則被抑制之NAND串之通道未經良好地推進，且可無意地程式化未選定NAND串之一選定字線。於另一可能情形下，經推進電壓可藉由閘極誘發之汲極洩漏(GIDL)或其他洩漏機制而降低，從而導致相同問題。其他效應(例如，由於與稍後程式化之其他相鄰儲存元件之電容性耦合所致之一電荷儲存元件之VTH 之移位)亦可促成程式干擾。
圖4圖解說明一NAND儲存元件陣列400之一實例，例如圖1a及圖1b中所示之彼等。沿每一行，一位元線406耦合至NAND串450之汲極選擇閘極之汲極端子426。沿NAND串之每一列，一源極線404可連接該等NAND串之源極選擇閘極之所有源極端子428。
將該儲存元件陣列劃分成大量儲存元件區塊。如快閃EEPROM系統所共用，該區塊即為抹除單元。亦即，每一區塊含有可一起抹除之最小數目個儲存元件。每一區塊通常被劃分為若干個頁。一頁係程式化之最小單元。一或多個資料頁通常儲存於一個列之儲存元件中。舉例而言，一列通常含有數個交錯頁，或其可構成一個頁。一頁之所有儲存元件將被一起讀取或程式化。此外，一頁可儲存來自一或多個扇區之使用者資料。一扇區係由主機用作使用者資料之一便利單元之一邏輯概念；其通常不含有侷限於控制器之附加項資料。附加項資料可包含已自該扇區之使用者資料計算出之一錯誤校正碼(ECC)。該控制器(以下所述)之一部分在資料正被程式化至該陣列中時計算ECC，且亦在自該陣列讀取資料時檢驗ECC。另一選擇為，將ECC及/或其他附加項資料儲存在與其所從屬之使用者資料不同之頁或甚至不同之區塊中。
一使用者資料扇區通常為512個位元組，對應於磁碟驅動器中一扇區之大小。附加項資料通常係一額外16至20位元組。大量頁形成一區塊，例如自8個頁至多達32個、64個、128個或更多個頁不等。在某些實施例中，一列NAND串包括一區塊。
於一個實施例中，藉由在源極及位元線浮動之同時將p井升高至一抹除電壓(例如，14至22 V)達一足夠之時間週期並將一選定區塊之字線接地來抹除記憶體儲存元件。由於電容性耦合，將未選定字線、位元線、選擇線及c源極亦升高至該抹除電壓之一顯著分率。因此，將一強電場施加至選定儲存元件之隧道氧化物層，且在將浮動閘極之電子發射至基板側時，抹除(通常藉由Fowler-Nordheim隧穿機制)選定儲存元件之資料。在將電子自浮動閘極傳遞至p井區時，一選定儲存元件之臨限電壓降低。可對整個記憶體陣列、單獨區塊、或另一儲存元件單元執行抹除。
圖5係使用單個列/行解碼器及讀取/寫入電路之一非揮發性記憶體系統之一方塊圖。該圖圖解說明根據本發明之一個實施例具有用於並行讀取及程式化一儲存元件頁之讀取/寫入電路之一記憶體裝置596。記憶體裝置596可包含一或多個記憶體晶粒598。記憶體晶粒598包含儲存元件400之二維陣列、控制電路510及讀取/寫入電路565。在某些實施例中，該儲存元件陣列可係三維的。記憶體陣列400可經由一列解碼器530藉由字線定址且經由一行解碼器560藉由位元線定址。讀取/寫入電路565包含多個感測區塊500且允許並行讀取或程式化一儲存元件頁。通常，一控制器550與一或多個記憶體晶粒598包含於同一記憶體裝置596(例如，一可抽換式儲存卡)中。命令及資料經由線520在主機與控制器550之間傳遞，且經由線518在控制器與一或多個記憶體晶粒598之間傳遞。
控制電路510與讀取/寫入電路565協作以對記憶體陣列400執行記憶體操作。控制電路510包含一狀態機512、一晶片上位址解碼器514、一溫度感測電路515及一功率控制模組516。狀態機512提供對記憶體操作之晶片級控制。晶片上位址解碼器514在由主機或一記憶體控制器使用之硬體位址與由解碼器530及560使用之硬體位址之間提供一位址介面。溫度感測電路515可用於提供一基於溫度之信號或資料供用於一程式化操作中，如下文進一步論述。功率控制模組516控制在記憶體操作期間供應至字線及位元線之功率及電壓。
在某些實施方案中，可組合圖5之組件中之某些組件。於各種設計中，可將除儲存元件陣列400外之該等組件中之一者或多者(單獨或以組合方式)視為一管理或控制電路。舉例而言，一或多個管理或控制電路可包含以下裝置中之任一者或其一組合：控制電路510、狀態機512、解碼器514/560、溫度感測電路515、功率控制件516、感測區塊500、讀取/寫入電路565、控制器550等等。
關於溫度感測電路515，於本發明之非揮發性儲存裝置(諸如NAND快閃記憶體裝置)中，溫度變化會帶來讀取及寫入資料之各種問題。一記憶體裝置基於其所定位之環境經受變化之溫度。舉例而言，某些當前之記憶體裝置額定用於-30℃與+85℃之間。工業、軍事及甚至消費者應用中之裝置可能經歷顯著之溫度變化。
習知一般用於提供溫度補償信號之各種技術。此等技術中之一或多者可用於為VOPTIMAL 提供一溫度相依性。多數此等技術並不依賴於獲得一實際之溫度量測，儘管此方法亦有可能。舉例而言，題目為「Voltage Generation Circuitry Having Temperature Compensation」之美國專利6,801,454闡述一種基於一溫度係數將讀取電壓輸出至一非揮發性記憶體之電壓產生電路，該專利以引用之方式併入本文中。該電路使用一能帶隙電流，其包含一獨立於溫度之部分及一相依於溫度之部分，相依於溫度之部分隨溫度升高而增大。題目為「Non-Volatile Memory With Temperature-Compensated Data Read」之美國專利6,560,152使用一偏壓產生器電路，該電路加偏壓於施加至一資料儲存元件之一源極或汲極之一電壓，該專利以引用之方式併入本文中。此等技術中之任一者以及任一其他習知技術皆可由溫度感測電路515使用。
於另一實施例中，一非揮發性記憶體系統使用雙列/行解碼器及讀取/寫入電路。各種周邊電路對記憶體陣列400之存取係在該陣列之對置側上以一對稱方式實施，以使得每一側上之存取線及電路之密度減少一半。因此，將列解碼器分裂為兩個列解碼器且將行解碼器分裂為兩個行解碼器。類似地，將讀取/寫入電路分裂為自陣列400之底部連接至位元線之讀取/寫入電路及自頂部連接至位元線之讀取/寫入電路。以此方式，使讀取/寫入模組之密度實質上減半。
圖6係繪示一感測區塊之一個實施例之一方塊圖。將一個別感測區塊500分割為一核心部分(稱為一感測模組580)及一共同部分590。在一個實施例中，將存在用於每一位元線之一單獨感測模組580及用於一組多個感測模組580之一個共同部分590。在一個實例中，一感測區塊將包含一個共同部分590及八個感測模組580。一群組中之該等感測模組中之每一者將經由一資料匯流排572與相關聯之共同部分通信。
感測模組580包括確定一所連接位元線中之一傳導電流係在一預定臨限位準之上還是之下的感測電路570。感測模組580亦包含一位元線鎖存器582，其用來設置所連接位元線上之一電壓狀態。舉例而言，鎖存於位元線鎖存器582中之一預定狀態將導致將該所連接位元線拉至指定程式化抑制之一狀態(例如，1.5至3 V)。
共同部分590包括一處理器592、一組資料鎖存器594及耦合在該組資料鎖存器594與資料匯流排520之間的一I/O介面596。處理器592執行計算。舉例而言，其功能之一係確定儲存於所感測儲存元件中之資料並將所確定之資料儲存於該組資料鎖存器中。在一讀取操作期間，該組資料鎖存器594用於儲存由處理器592所確定之資料位元。在一程式化操作期間，其亦用於儲存自資料匯流排520導入之資料位元。所導入之資料位元表示將程式化至記憶體中之寫入資料。I/O介面596在資料鎖存器594與資料匯流排520之間提供一介面。
在讀取或感測期間，該系統之操作係在狀態機512之控制下，該狀態機控制向經定址儲存元件供應不同控制閘極電壓。在感測模組580步進穿過對應於記憶體所支援之各種記憶體狀態之各種預界定控制閘極電壓時，其可在此等電壓中之一者處跳脫且經由匯流排572將一輸出自感測模組580提供至處理器592。彼時，處理器592藉由考量感測模組之跳脫事件及關於經由輸入線593自狀態機施加之控制閘極電壓之資訊來確定所得記憶體狀態。然後處理器592計算該記憶體狀態之一二進制編碼且將所得資料位元儲存至資料鎖存器594中。在核心部分之另一實施例中，位元線鎖存器582有兩個用途：既作為用於鎖存感測模組580之輸出之一鎖存器亦作為如以上所闡述之一位元線鎖存器。
某些實施方案可包含多個處理器592。在一個實施例中，每一處理器592將包含一輸出線(未繪示)以使得該等輸出線中之每一者線-或連接在一起。在某些實施例中，該等輸出線在連接至經線「或」連接之線之前被反轉。此組態實現在程式驗證程序期間快速確定程式化程序何時完成，此乃因接納線「或」之狀態機可確定正被程式化之所有位元何時達到所期望之位準。舉例而言，在每一位元達到其所需位準時，將彼位元之一邏輯0(或反轉一資料1)發送至經線「或」連接之線。在所有位元輸出一資料0(或一經反轉之資料1)時，則狀態機知曉將終止程式化程序。由於每一處理器與八個感測模組通信，因此該狀態機需要讀取線「或」線八次，或將邏輯添加至處理器592以集聚相關聯位元線之結果以使得該狀態機僅需讀取該線「或」線一次。類似地，藉由正確地選擇邏輯位準，該整個狀態機可偵測第一位元何時改變其狀態並相應地改變算法。
在程式化或驗證期間，將來自資料匯流排520之將被程式化之資料儲存於該組資料鎖存器594中。處於該狀態機控制下之程式化操作包含施加至所定址之儲存元件之控制閘極之一系列程式化電壓脈衝。在每一程式化脈衝之後進行回讀(驗證)，以確定是否已將該儲存元件程式化為所期望之記憶體狀態。處理器592相對於所期望之記憶體狀態來監視回讀記憶體狀態。在二者一致時，處理器592設定位元線鎖存器582，以將該位元線拉至指示程式化抑制之一狀態。此抑制耦合至該位元線之儲存元件被進一步程式化，即使在程式化脈衝出現在其控制閘極上時，亦係如此。在其他實施例中，處理器起始地載入位元線鎖存器582且感測電路在驗證程序期間將位元線鎖存器設定至一抑制值。
資料鎖存器堆疊594含有對應於感測模組之一資料鎖存器堆疊。在一個實施例中，每一感測模組580存在三個資料鎖存器。在某些實施方案(但不要求)中，將該等資料鎖存器實施為一移位暫存器，以使得將儲存於其中之並行資料轉換為用於資料匯流排520之串行資料，且反之亦然。於較佳實施例中，可將對應於具有m個儲存元件之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以使得一資料區塊可藉由串行傳遞來輸入或輸出。特定而言，讀取/寫入模組庫經調適以使其資料鎖存器組中之每一者依序將資料移入或移出資料匯流排，仿佛其係用於整個讀取/寫入區塊之一移位暫存器之一部分一般。
圖7圖解說明針對一全位元線記憶體架構或針對一奇數-偶數記憶體架構將一記憶體陣列組織成區塊之一實例。其闡述記憶體陣列400之實例性結構。作為一個實例，闡述被分割成1,024個區塊之一NAND快閃EEPROM。可同時抹除儲存於每一區塊中之資料。於一個實施例中，區塊係同時抹除之儲存元件之最小單元。在此實例中，每一區塊中存在對應於位元線BL0、BL1、...BL8511之8,512個行。於稱為一全位元線(ABL)架構(架構710)之一個實施例中，在讀取及程式化操作期間可同時選擇一區塊之所有位元線。可同時程式化沿一共同字線且連接至任一位元線之儲存元件。
於所提供之實例中，串聯連接四個儲存元件以形成一NAND串。雖然圖中顯示在每一NAND串中包含四個儲存元件，但亦可使用多於或少於四個儲存元件(例如，16個、32個、64個或另一數目)。該NAND串之一個端子經由一汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至選擇閘極源極線SGS)連接至c源極。
在稱為一奇偶架構(架構700)之另一實施例中，將位元線劃分成偶數位元線(BLe)及奇數位元線(BLo)。於該奇/偶位元線架構中，在一個時間程式化沿一共同字線且連接至奇數位元線之儲存元件，而在另一時間程式化沿一共同字線且連接至偶數位元線之儲存元件。於此實例中，在每一區塊中，存在被劃分成偶數行及奇數行之8,512個行，且顯示串聯連接成一行以形成一NAND串之64個儲存元件。
在讀取及程式化操作之一個組態期間，同時選擇4,256個儲存元件。選定之儲存元件具有同一字線及同一種類之位元線(例如，偶數或奇數)。因此，可同時讀取或程式化532個位元組之資料(其形成一邏輯頁)，且一個記憶體區塊可儲存至少8個邏輯頁(四個字線，每一個皆具有奇數邏輯頁與偶數邏輯頁)。對於多態儲存元件，在每一儲存元件儲存兩個資料位元時，其中將此兩個位元中之每一者皆儲存於一不同頁中，一個區塊儲存十六個邏輯頁。亦可使用其他大小之區塊及頁。
對於ABL架構或奇偶架構，可藉由將p井升高至一抹除電壓(例如，20 V)並將一選定區塊之字線接地來抹除儲存元件。源極線及位元線係浮動的。可對整個記憶體陣列、單獨區塊或儲存元件之另一單元(其係記憶體裝置之一部分)執行抹除。將電子自儲存元件之浮動閘極傳遞至p井區以使得儲存元件之VTH 變為負。
在讀取及驗證操作中，將選擇閘極(SGD及SGS)連接至在2.5至4.5 V之一範圍中之一電壓，且未選定字線(例如，在WL2係選定字線時之WL0、WL1及WL3)升高至一讀取通過電壓VREAD (通常為4.5 V至6 V之範圍中之一電壓)以使電晶體作為通過閘極操作。選定字線WL2連接至一電壓，針對每一讀取及驗證操作規定該電壓之一位準，以便確定有關儲存元件之一VTH 是高於此位準還是低於此位準。舉例而言，在針對一兩位準儲存元件之一讀取操作中，可將選定字線WL2接地，以偵測VTH 是否高於0 V。在針對一兩位準儲存元件之一驗證操作中，將選定字線WL2連接至(例如)0.8 V，以驗證VTH 是否已達到至少0.8 V。源極及p井處於0 V處。將選定位元線(假設為偶數位元線(BLe))預充電至例如0.7 V之一位準。若VTH 高於該字線上之讀取或驗證位準，則與所關注之儲存元件相關聯之位元線(BLe)之電位位準由於非傳導性儲存元件而維持高位準。另一方面，若VTH 低於該讀取或驗證位準，則有關位元線(BLe)之電位位準由於傳導性儲存元件將位元線放電而降至(例如)低於0.5 V之一低位準。因此，可藉由連接至該位元線之一電壓比較器感測放大器來偵測儲存元件之狀態。
圖8繪示一組實例性臨限電壓分佈及一遍式程式化。針對其中每一儲存元件儲存兩個資料位元之一情形提供儲存元件陣列之實例性臨限電壓分佈。針對經抹除(E狀態)之儲存元件提供一第一臨限電壓分佈800。三個臨限電壓分佈802、804及806分別表示經程式化狀態A、B及C。在一個實施例中，E分佈中之臨限電壓為負，而A、B及C分佈中之臨限電壓為正。分佈803及805表示瞬時分佈，其中A狀態儲存元件(意欲被程式化為一目標狀態A狀態之儲存元件)在到達最終分佈802之前分別經受之分佈。例如，分佈803指示某一數目N1個A狀態儲存元件或部分A狀態儲存元件已達到A狀態。類似地，分佈805指示數目N2>N1個A狀態儲存元件或部分A狀態儲存元件已達到A狀態。
分佈803及805可用於確定一組儲存元件之一自然臨限電壓分佈。一相對小之自然臨限電壓分佈指示儲存元件具有相對類似之程式化速度，而一相對大之自然臨限電壓分佈指示儲存元件具有一相對較寬範圍之程式化速度。於一個方法中，確定一定數目個程式化脈衝PPN1，其導致N1個該等A狀態儲存元件達到狀態A，及一定數目個程式化脈衝PPN2>PPN1，其導致N2>N1個該等A狀態儲存元件達到狀態A。於另一可能方法中，確定一定數目個程式化脈衝PPN2>PPN1，其導致N1個(或某一其他數目)或更少個A狀態儲存元件尚未達到狀態A。PPN2-PPN1表示該組儲存元件之一自然臨限電壓分佈。於一個方法中，被程式化為最低經程式化狀態(例如，於此實例中，A狀態)之儲存元件可經追蹤以確定自然臨限電壓分佈。
一般而言，使用每儲存元件兩個或更多個位元將資料編碼成2N 個資料狀態(例如，四個或更多個狀態)，且使用其中將大致相等數目個儲存元件程式化為每一狀態之編碼方案。舉例而言，在有四個狀態E、A、B及C之情況下，將一選定字線上之儲存元件中之約四分之一程式化為E狀態，將該等儲存元件之另外四分之一程式化為A狀態，將該等儲存元件之另外四分之一程式化為B狀態，且將該等儲存元件之另外四分之一程式化為C狀態。因此，每一狀態一個子組地將不同子組之儲存元件程式化為不同狀態。
可將一特定狀態(例如，該可用之四個或更多個狀態中之一者)選擇為一追蹤狀態。該追蹤確定何時該等儲存元件中之意欲被程式化為該特定狀態之一部分經驗證以達到該特定資料狀態。舉例而言，假設狀態A係追蹤狀態，且一字線上之1024個儲存元件正被程式化，其中256個保持於E狀態中，256個將被程式化為A狀態，256個將被程式化為B狀態，且256個將被程式化為C狀態。
於一個可能方法中，將N1設定至一相對小數目，例如A狀態儲存元件之5%，例如256之5%=13個儲存元件，且將N2設定至一相對高數目，諸如A狀態儲存元件之95%，例如256之95%=243個儲存元件。此避免可能藉由(例如)僅追蹤達到A狀態之第一個及最後一個A狀態儲存元件而獲得之不規則結果。此外，應注意，具有基於一已用於一狀態之驗證位準之一檢驗點而非添加額外檢驗點及驗證位準將更容易。然而，可能使用不對應於一資料狀態之一檢驗點。此外，一般而言，該技術可應用於每胞裝置兩個、三個或更多個位元。
每一不同之臨限電壓範圍皆對應於該組資料位元之預定值。程式化為儲存元件中之資料與該儲存元件之臨限電壓位準之間的具體關係相依於針對儲存元件採用之資料編碼方案。在一個實施例中，使用一格雷碼指派方案將資料值指派至該等臨限電壓範圍，以便在一浮動閘極之臨限電壓錯誤地移位至其相鄰實體狀態時，將僅影響一個位元。一個實例將「11」指派至臨限電壓範圍E(狀態E)，將「10」指派至臨限電壓範圍A(狀態A)，將「00」指派至臨限電壓範圍B(狀態B)，將「01」指派至臨限電壓範圍C(狀態C)。然而，在其他實施例中，不使用格雷碼。雖然顯示四個狀態，但本發明亦可與包含其中包含多於或少於四個狀態之多態結構之其他多態結構一起使用。
亦提供三個讀取參考電壓Vra、Vrb及Vrc以用於自儲存元件讀取資料。藉由測試一既定儲存元件之臨限電壓係高於還是低於Vra、Vrb及Vrc，該系統可確定儲存元件所處之狀態(例如，程式化條件)。
進一步地，提供三個驗證參考電壓Vva、Vvb及Vvc。在將儲存元件程式化為狀態A時，該系統將測試彼等儲存元件是否具有大於或等於Vva之一臨限電壓。在將儲存元件程式化為狀態B時，該系統將測試該等儲存元件是否具有大於或等於Vvb之臨限電壓。在將儲存元件程式化為狀態C時，該系統將確定儲存元件是否使其臨限電壓大於或等於Vvc。
在稱為全序列程式化之一個實施例中，可將儲存元件自已抹除狀態E直接程式化為經程式化狀態A、B或C中之任一者。舉例而言，將被程式化之一儲存元件群可首先被抹除以使得該群中之所有儲存元件皆處於已抹除狀態E中。然後將使用例如圖13中之控制閘極電壓序列所繪示之一系列程式化脈衝將儲存元件直接程式化為狀態A、B或C。在將某些儲存元件自狀態E程式化為狀態A之同時，將其他儲存元件自狀態E程式化為狀態B及/或自狀態E程式化為狀態C。當在WLn上自狀態E程式化為狀態C時，至WLn-1下方之毗鄰浮動閘極之寄生耦合量達到一最小值，此乃因WLn下方之浮動閘極上之電荷量之改變與在自狀態E程式化為狀態A或自狀態E程式化為狀態B時電荷之改變相比係最大的。在自狀態E程式化為狀態B時，至毗鄰浮動閘極之耦合量較少。在自狀態E程式化為狀態A時，該耦合量甚至進一步減少。
圖9圖解說明程式化一多態儲存元件之一兩遍式技術之一實例，該多態儲存元件儲存兩個不同頁(一下部頁及一上部頁)之資料。藉由自圖8重複臨限電壓分佈800、802、804及806來繪示四個狀態。此等狀態及其所表示之位元係：狀態E(11)、狀態A(10)、狀態B(00)及狀態C(01)。對於狀態E，兩個頁皆儲存一「1」。針對狀態A，該下部頁儲存一「0」且該上部頁儲存一「1」。針對狀態B，兩個頁皆儲存「0」。對於狀態C，下部頁儲存「1」且上部頁儲存「0」。應注意，儘管已為每一狀態指派特定位元型樣，但亦可指派不同之位元型樣。
於一第一遍程式化中，根據將程式化至下部邏輯頁中之位元來設定該儲存元件之臨限電壓位準。若彼位元係一邏輯「1」，則該臨限電壓不改變，此乃因其因先前已被抹除之結果而處於恰當狀態中。然而，若將被程式化之位元係一邏輯「0」，則該儲存元件之臨限位準增加至狀態A，如箭頭900所示。此終止第一遍程式化。
於一第二遍程式化中，根據正程式化至上部邏輯頁中之位元來設定儲存元件之臨限電壓位準。若上部邏輯頁位元將儲存一邏輯「1」，則不發生程式化，乃因儲存元件係相依於下部頁位元之程式化而處於狀態E或A(其二者皆攜帶一上部頁位元「1」)中之一者。若該上部頁位元將成為一邏輯「0」，則移位該臨限電壓。若該第一遍導致儲存元件保持在已抹除狀態E中，則在第二階段中程式化該儲存元件，以使得將臨限電壓增加至在狀態C內，如箭頭920所繪示。若該儲存元件作為第一遍程式化之一結果而被程式化為狀態A，則在第二遍中進一步程式化該儲存元件以使得將臨限電壓增加至在狀態B內，如箭頭910所繪示。該第二遍之結果係將該儲存元件程式化為經指定以針對上部頁儲存一邏輯「0」而不改變下部頁之資料之狀態。於圖8及圖9兩者中，耦合至毗鄰字線上之浮動閘極之量相依於最終狀態。
於一個實施例中，若寫入足夠資料以填滿一整個頁，則可設置一系統來執行全序列寫入。若針對一全頁未寫入足夠資料，則該程式化程序可程式化下部頁，從而用所接收之資料進行程式化。在接收到後續資料時，系統則將程式化上部頁。於再一實施例中，該系統可在程式化下部頁之模式下開始寫入，且若隨後接收到足以填滿一整個字線(或其大部分)之儲存元件之資料時則轉換至全序列程式化模式。
若如本文論述追蹤該A狀態以確定一自然臨限電壓分佈，則分佈803可表示N1個A狀態儲存元件何時已達到A狀態，且分佈805可表示N2個A狀態儲存元件何時已達到A狀態，或另一選擇係，N1(或某一其他數目)個或更少個A狀態儲存元件何時尚未達到A狀態。
圖10a至圖10c揭示用於程式化非揮發性記憶體之另一程序，其藉由針對任一特定儲存元件在針對先前頁寫入至毗鄰儲存元件後相對於一特定頁寫入至彼特定儲存元件來降低浮動閘極至浮動閘極耦合之效應。於一個實例性實施方案中，非揮發性儲存元件使用四個資料狀態儲存每儲存元件兩個資料位元。舉例而言，假設狀態E係已抹除狀態，而狀態A、B及C係經程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此係非格雷編碼之一實例，乃因兩個位元皆在毗鄰狀態A與B之間改變。亦可使用資料至實體資料狀態之其他編碼。每一儲存元件儲存兩個資料頁。出於參考目的，此等資料頁將被稱為上部頁及下部頁；然而亦可賦予該等頁其他標記。參照狀態A，上部頁儲存位元0且下部頁儲存位元1。參照狀態B，上部頁儲存位元1且下部頁儲存位元0。參照狀態C，兩個頁皆儲存位元資料0。
該程式化程序係一兩步式程序。在第一步驟中，程式化下部頁。若該下部頁將保持資料1，則該儲存元件狀態保持為狀態E(分佈1000)。若該資料將被程式化為0，則該儲存元件之電壓之臨限值升高以使得將儲存元件程式化為狀態B'(分佈1010)。因此，圖10a顯示儲存元件自狀態E至狀態B'之程式化。狀態B'係一臨時狀態B；因此，驗證點被繪示為Vvb'，其低於Vvb。通常，該字線上之約一半儲存元件將保持為狀態E，且一半將被程式化為狀態B'。
若如本文論述追蹤該B'狀態以確定一自然臨限電壓分佈，則分佈1011可表示N1個B'狀態儲存元件(儲存下部頁位元0)何時已達到B'狀態。已達到B'狀態之該N1個B'狀態儲存元件係由分佈1011之區域1020(圖10d)表示。分佈1013可表示N2個B'狀態儲存元件何時已達到B'狀態。已達到該B'狀態之該N2個B'狀態儲存元件係由分佈1013之區域1030表示(圖10e)。另一選擇係，尚未達到B'狀態之N1個或某一其他數目個B'狀態儲存元件係由分佈1013之區域1040表示(圖10f)。該等B'狀態儲存元件意欲在第一遍程式化中被程式化為B'狀態，且隨後在第二遍程式化中被程式化為B或C狀態。該B'狀態係一中間或臨時狀態之一實例，其不表示具有至少一個資料位元之一資料狀態。
於一個實施例中，在將一儲存元件自狀態E程式化為狀態B'之後，該儲存元件在NAND串中之相鄰儲存元件(WLn+1)將隨後相對於其下部頁被程式化。舉例而言，回顧圖2，在程式化儲存元件106之下部頁之後，將程式化儲存元件104之下部頁。在程式化儲存元件104之後，若儲存元件104具有自狀態E升高至狀態B'之一臨限電壓，則浮動閘極至浮動閘極耦合效應將使儲存元件106之視在臨限電壓升高。此將具有將狀態B'之臨限電壓分佈加寬至如圖10b之臨限電壓分佈1012所繪示之臨限電壓分佈之效應。在程式化上部頁時，將修正臨限電壓分佈之此視在加寬。如分佈1002所繪示，亦可在一較低程度上加寬該E狀態。
圖10c繪示程式化該上部頁之程序。若該儲存元件處於已抹除狀態E且上部頁將保持為1，則該儲存元件將保持為狀態E(分佈1002)。若該儲存元件為狀態E且其上部頁資料將被程式化為0，則該儲存元件之臨限電壓將被升高以使得儲存元件處於狀態A(分佈1004)。若該儲存元件處於中間臨限電壓分佈1012且上部頁資料將保持為1，則該儲存元件將被程式化為最終狀態B(分佈1006)。若該儲存元件處於中間臨限電壓分佈1012且上部頁資料將變為資料0，則該儲存元件之臨限電壓將被升高以使得儲存元件為狀態C(分佈1008)。通常，該字線上之約四分之一儲存元件將自狀態B’被程式化為狀態B，且該字線上之約四分之一儲存元件將自狀態B'被程式化為狀態C。
由圖10a至圖10c所繪示之程序降低浮動閘極至浮動閘極耦合之效應，乃因僅相鄰儲存元件之上部頁程式化將對一既定儲存元件之視在臨限電壓具有一效應。一替代狀態編碼之一實例係在上部頁資料係一1時自分佈1012移至狀態C，且在上部頁資料係一0時移至狀態B。
雖然圖10a至圖10c提供相對於四個資料狀態及兩個資料頁之一實例，但所教示之概念亦可應用於具有多於或少於四個狀態及多於或少於兩個頁之其他實施方案。舉例而言，當前正計劃或生產具有每儲存元件八個或十六個狀態之記憶體裝置。
圖11係NAND串之一橫截面圖，且繪示通道推進。該橫截面繪示一控制閘極(CG)或延伸跨越多個儲存元件之選定字線1100。每一儲存元件包含一浮動閘極(FG)(例如，FG 1102、1104及1106)，該浮動閘極在(通常)一p井中之基板之一各別通道區域1108、1110、1112上方。每一通道區係一NAND串之一部分，其可顯現為自頁面出來。
如上文結合圖3提及，未選定NAND串中之儲存元件在程式化操作期間使其通道推進以抑制程式化且因此避免程式干擾。推進通常係藉由施加一通過電壓Vpass至未選定字線同時施加一程式電壓Vpgm至一選定字線來實現。一較高Vpass以一較低敏感性與程式干擾相關。然而，Vpass不能過高，否則其將程式化未選定NAND串。推進會藉由降低跨越浮動閘極之電壓而抑制一浮動閘極之程式化。
圖12a將一通道推進電位繪示為通過電壓與溫度之一函數。該水平軸繪示施加至未選定字線之一通過電壓(Vpass)，且豎直軸繪示一受抑制/經推進通道之一通道推進電位(Vboost)。該通道推進電位相依於相鄰通道之電位以及相依於Vpass。如本文提及，一較高Vpass一般而言與一較高Vboost相關。推進亦具有一強的溫度相依性。在高溫處，推進更困難，且通道電位由於該通道中之一高的反偏壓洩漏電流而在一較低位準處飽和。在低溫處，反偏壓洩漏電流低得多，因此情況得以改良且可達成一較高Vboost。曲線1204、1206及1208分別表示針對低溫、室溫及高溫之一Vboost對Vpass關係。可使用(例如)-30至+85℃之一溫度範圍。因此，在較高溫度處針對一既定Vpass之Vboost較低。
圖12b將對程式干擾之一敏感性繪示為自然臨限電壓分佈之一函數。在NAND快閃記憶體繼續按比例縮小時，程式干擾變得更難控制。程式干擾之一個原因係較寬之自然臨限電壓分佈，其由於一更嚴重之短通道效應而可見於按比例縮小之儲存元件處。一較寬之自然臨限電壓分佈指示在快速及慢速儲存元件之間存在一較大之程式化速度差，導致具有已抹除狀態或其他程式化干擾失敗之可能性增加。一般而言，如圖12b中所指示，對程式干擾之敏感性(例如，程式干擾將發生之機率或可能性)係與自然臨限電壓分佈相關。
圖12c將一自然臨限電壓分佈繪示為將N2個儲存元件程式化至一驗證位準所需之一程式化脈衝數目PPN2與將N1<N2個儲存元件程式化至該驗證位準所需之一程式化脈衝數目PPN1<PPN2之間的一差之一函數。如本文提及，由PPN2-PPN1之較大值表示之程式化速度之較大變化係與一較高之自然臨限電壓分佈相關。
圖12d將對程式干擾之一敏感性繪示為一溫度函數。由於包含隨溫度升高而使通道推進減小之原因，較高溫度係與對程式干擾之一較高敏感性相關。溫度範圍可被分類為T1與T2之間的一低範圍、T2與T3之間的一中等範圍、及T3與T4之間的一高範圍。
圖12e將對程式干擾之一敏感性繪示為字線位置之一函數。程式干擾更嚴重地出現在具有一寬的自然臨限電壓分佈及低通道推進電位之字線上。於某些情形中，特定字線可比相鄰字線具有更多程式干擾失敗，即使推進係類似的。例如，此可係由於製造記憶體裝置所使用之微影製程而具有一較窄控制閘極之某些字線。一較寬之控制閘極寬度導致一較寬之自然臨限電壓分佈寬度，及對程式干擾之較高敏感性。一個方法係針對每一字線量測對程式干擾之敏感性。
此外，如圖12e中繪示，與該組字線之源極側相比相對接近於一汲極側之字線可由於減小之通道推進而對程式干擾具有一更高敏感性。具體而言，該通道在所選定字線係一汲極側字線而非一中間字線或源極側字線時通常可更早地飽和。例如，針對其中在程式化脈衝期間將諸如0 V等一隔離電壓施加至選定字線之一源極側上之至少一個字線之某些推進方案，此係為真。該隔離電壓使通道之源極側與汲極側斷開，且在該汲極側程式化期間，該通道電容可變得較小，因此推進較低。
於此實例中，假設存在32個字線，針對WL0與WLx-1之間的字線指示對程式干擾之一較低位準之敏感性，且針對WLx與WL31之間的字線指示對程式干擾之一較高位準之敏感性。WLx可藉由測試來識別。另一可能之方法指示對WLx與WL31之間的程式干擾之敏感性之一逐漸增加。另一可能方法針對可能不遵循一連續或經良好調整之圖案之每一個別字線提供一經量測敏感性。
可針對不同字線使用不同的程式干擾預測標準，並針對在程式化期間具有低通道推進之字線使得該標準更嚴格。另一選項係僅預測在程式化期間具有最低通道推進且對程式干擾失敗最敏感之字線(諸如WLx至WL31)上之程式干擾。於此情形中，預測程式干擾係針對選定數目個汲極側字線執行一預防性措施，但不針對一區塊中之其他字線。
圖12f繪示可被設定為對程式干擾之敏感性之一函數之一通過電壓。如下文結合圖14與圖15進一步論述，Vpass可與所確定之對程式干擾之敏感性成比例增加。
圖13繪示一程式化操作中之程式化脈衝。大體而言，一程式化操作可涉及將一脈衝列施加至一選定字線，其中該脈衝列包含程式化脈衝後跟一或多個檢驗脈衝。應注意，一程式化脈衝可具有任一數目個不同波形形狀。圖中繪示一方波形，但諸如一多層形狀或一傾斜形狀等其他形狀亦有可能。脈衝列1300包含一系列程式化脈衝1305、1310、1315、1320、1325、1330、1335、1340、1345、1350、1355、1360、1365、1370、1375、...，其分別在時間t1至t15處施加至選擇用於程式化之一字線。於一個實施例中，程式化脈衝具有一電壓VPGM ，該電壓自12 V開始並針對每一連續程式化脈衝以(例如)0.5 V之增量增大直至達到(例如)20至25 V之一最大值為止。在該等程式化脈衝之間係若干個驗證脈衝，例如三個驗證脈衝，其係用於一驗證操作中。於某些實施例中，可存在用於資料正被程式化為之每一狀態(例如，狀態A、B及C)之一驗證脈衝。於其他實施例中，可存在更多或更少個驗證脈衝。每一組中之驗證脈衝可具有振幅Vva、Vvb及Vvc(圖9)，或(例如)可使用具有一振幅Vvb'之一個驗證脈衝(圖10a)。實例性驗證脈衝1306跟隨程式化脈衝1305。
如結合圖8、9及10a所提及，正被程式化為一選定狀態(稱為一追蹤狀態)之儲存元件可經追蹤以確定該等儲存元件之某一部分何時首先達到追蹤狀態。此外，可識別及記錄對應之程式化脈衝數目。舉例而言，達到追蹤狀態之N1個該等追蹤狀態儲存元件需要PPN1=8個脈衝，且達到追蹤狀態之N2個該等追蹤狀態儲存元件或(另一選擇係)尚未達到追蹤狀態之N1(或某一其他數目)個或更少個A狀態儲存元件需要PPN2=14個脈衝(6個額外脈衝)。例如，可自PPN2-PPN1確定諸如在一特定字線上之該組儲存元件之一自然臨限電壓分佈。另一選擇係，可識別及記錄該等程式化脈衝之振幅，且可自該振幅差確定自然臨限電壓分佈。脈衝數目PPN1及PPN2指示該系列1300程式化脈衝中相關聯程式化脈衝之各別順序位置。
在程式化上部頁及下部頁之資料時，脈衝列1300可作為一第一系列之程式化脈衝施加一第一時間以程式化下部頁，且作為一第二系列之程式化脈衝施加一第二時間以程式化上部頁。
圖14係闡述一種用於程式化非揮發性記憶體之方法之一概述之一個實施例之一流程圖。如本文提及，對一字線上之一組儲存元件之程式干擾之敏感性係受抑制通道中之推進電位之一函數。每一通道係與一NAND串相關聯，其中該NAND串中定位有該選定字線上之一各別儲存元件。然而，由於推進係受限的，則仍可發生程式干擾。因此，預測程式干擾之可能性、使用自然臨限電壓分佈及其他因素、及實施預防性措施以減少程式干擾之可能性可係有益的。
於一實例性程式化技術中，在步驟1400處，一第一程式化階段係針對一組儲存元件(例如針對與一選定字線相關聯之儲存元件)進行程式化。該第一程式化階段可涉及程式化一下部頁資料。在步驟1402處，偵測自然臨限電壓分佈寬度。在步驟1404處，此資訊(視情況地與溫度及字線位置一起)用於確定該組儲存元件對程式干擾之敏感性程度。舉例而言，可基於自然臨限電壓分佈、溫度及/或字線位置為該組儲存元件提供一得分或其他度量。然後可比較該得分與不同臨限值，以將敏感性程度歸類。基於對程式干擾之敏感性程度，可在程式干擾出現之前選擇及實施一預防性措施，以降低其確實發生之可能性。
一敏感性度量可係基於如PPN2-PPN1表示之自然臨限電壓分佈，其中視情況調整溫度及字線位置。舉例而言，於圖13中，PPN2-PPN1=14-8=6或6個點。此外，參照圖12d，若溫度在一規定高範圍中則該點得分可增加(例如)1點，且若溫度在一規定低範圍中則可降低(例如)1點，或若溫度在一規定中等範圍中則不改變。參照圖12e，若字線足夠地接近一組字線之汲極側(例如WLx或更高)則該點得分可增加(例如)1點，或若該字線不足夠接近該組字線之汲極側則不改變。
在敏感性度量分別在一第一、第二、第三或第四範圍之值中時，可指示對程式干擾之一低、中等、高或極高之敏感性。該敏感性度量(SM)之一實例性分解係：0SM3→低敏感性，3<SM6→中等敏感性，6<SM9→高敏感性，及0<9SM→極高。使用敏感性之四個類別作為一實例。亦可使用兩個或更多個類別。此外，該等度量得分僅係圖解說明。針對一組特定儲存元件之最佳實際度量可藉由測試來確定。類似地，基於溫度及字線位置之調整可針對一組特定儲存元件而最佳化。
於步驟1406處，針對對程式干擾之一低敏感性，可在無任何預防性措施之情況下針對該組儲存元件執行一第二程式化階段(步驟1414)。該第二程式化階段可涉及發生在第一程式化階段之後的程式化。舉例而言，在圖13中，第一程式化階段發生在自t1至恰好t15之前，於此情形中第二程式化階段可涉及在t15處開始繼續施加程式化脈衝。針對直接序列程式化(諸如在圖8a中)，在程式化期間將脈衝列1300施加至儲存元件一次。於此情形中，在t15處開始之程式化脈衝允許完成至所有狀態之程式化。
在圖9至圖10c之兩遍式程式化中，在第一遍中針對下部頁資料施加一次脈衝列，且在一第二遍中針對上部頁資料施加一第二次脈衝列。因此，在t15處開始之程式化脈衝允許完成下部頁之程式化。隨後，在不重複確定對程式干擾之敏感性且無預防性措施之情況下，藉助一新脈衝列程式化該上部頁。該記憶體裝置記住在其完成對該組儲存元件之程式化時不需要任何預防性措施。當在一稍後時間處藉助新資料再次程式化該組儲存元件時，可重新確定對程式干擾之敏感性，乃因諸如溫度等因素可能已改變。依據處理時間確定對程式干擾之敏感性之成本係微不足道的。
於步驟1408、1410、1412處，存在對程式干擾之一中等、高或極高之敏感性，於此等情形中實施一預防性措施(步驟1415)。針對對程式干擾之一中等敏感性(1408)，可藉助一預防性措施(諸如增加Vpass)為該組儲存元件執行第二程式化階段(步驟1416)。例如，Vpass可增加至一預定位準。可自測試確定一最佳位準。於另一可能方法中，將Vpass增加一量，該量與對程式干擾之敏感性程度成比例(見圖12f)。該記憶體裝置記住在其完成該組儲存元件之程式化時實施該預防性措施。程式化可針對一下部頁及/或上部頁藉助該預防性措施而自程式化程序中確定對程式干擾之敏感性之該點處繼續。於另一可能方法中，可在不實施預防性措施之情況下完成對一下部頁之程式化。然後在程式化該上部頁之同時實施該預防性措施。
在步驟1410處，針對對程式干擾之一高敏感性，可完成對一下部頁資料之程式化，且該預防性措施係放棄對其中已程式化下部頁(步驟1418)之同一組儲存元件上之一上部頁資料之程式化。應注意，可幾乎在確定對程式干擾之敏感性之同時完成對下部頁資料之程式化，以使得通常可相對快速地完成程式化。舉例而言，在確定對程式干擾之敏感性時可能已完成對95%之追蹤狀態儲存元件之程式化，以使得僅5%之追蹤狀態儲存元件需要完成程式化。該下部頁之程式化可藉助或不藉助一預防性措施(諸如一增加之Vpass)來完成。
放棄對同一組儲存元件上之上部頁資料之程式化之一個原因係該選定字線之一或多個上部頁需要更高振幅之程式化脈衝，乃因其正程式化為更高VTH 位準。此可容易地導致程式干擾。避免較高振幅程式化脈衝會降低程式干擾之可能性。而是，可將上部頁資料程式化至其中下部字線被程式化之同一區塊或甚至一不同區塊中之另一字線。此導致將下部頁及上部頁之二進制資料程式化至不同字線。其他字線可在其對程式干擾之敏感性不過於高時用於多位準資料，以使得在同一區塊中出現二進制及多位準儲存元件二者。舉例而言，在圖9之程式化方案中，下部頁資料使用分佈800及802。若不在與下部頁相同之字線上程式化上部頁資料，則不在彼字線上使用分佈804及806。而是，在另一字線上使用分佈804及806。類似地，在圖10a至圖10c之程式化方案中，下部頁資料使用分佈1002及1012。若不在與下部頁相同之字線上程式化上部頁資料，則不在彼字線上使用分佈1004、1006及1008。
仍參照圖14，在步驟1412處，針對對程式干擾之一極高敏感性，可實施一預防性措施，諸如立即終止對該組儲存元件之程式化，以使得不發生該區塊之任何進一步程式化(步驟1420)。該特定區塊中之其他字線上已被程式化之儲存元件可保持被程式化，或可將其資料程式化至另一區塊，且宣告整個特定區塊不可用。
應注意，圖14之程序可針對每一字線單獨地執行。一區塊中之不同字線可由於字線位置、不完美微影之效應及其他因素而對程式干擾具有不同程度之敏感性。結果，可在不同字線上實施不同的預防性措施，且某些字線上可實施有預防性措施而其他字線上不實施。另一選項係僅在在程式化期間具有最低通道推進且對程式干擾失敗最敏感之字線(諸如WLx至WL31)上預測程式干擾(例如，使用步驟1402及1404)。於此情形中，不針對WL0至WLx-1確定對程式干擾之敏感性。
圖15係闡述一種用於程式化非揮發性記憶體之方法之一個實施例之一流程圖。於一個實施方案中，儲存元件係在程式化之前被抹除(以區塊為單位或以其他單位)。在步驟1500中，由控制器發出一「資料載入」命令且由控制電路510接收輸入。在步驟1502中，將指定頁位址之位址資料自控制器或主機輸入至解碼器514。在步驟1504中，針對已定址頁將一頁程式資料輸入至一資料緩衝器以供程式化。在分別程式化上部頁及下部頁資料時，可(例如)起始地輸入一下部頁資料。將彼資料鎖存於恰當組鎖存器中。在步驟1506中，由控制器向狀態機512發出一「程式化」命令。
由該「程式化」命令觸發後，使用圖13之施加至恰當選定字線之脈衝列1300之步進程式化脈衝將在步驟1504中鎖存之資料程式化至由狀態機512控制之選定儲存元件中。具體而言，在步驟1508中，將程式電壓VPGM 初始化至開始脈衝(例如，12 V或其他值)，且將由狀態機512維持之一程式化計數器(PC)初始化為0。在步驟1510中，將一旗標設定為0。該旗標指示是否已確定對程式干擾之一敏感性(旗標=0為未確定，旗標=1為已確定)。在步驟1512處將一程式化脈衝施加至選定字線以開始程式化與該選定字線相關聯之儲存元件。若將指示應程式化對應儲存元件之邏輯「0」儲存於一特定資料鎖存器中，則將對應位元線接地。另一方面，若將指示對應儲存元件應保持在其當前資料狀態中之邏輯「1」儲存於該特定鎖存器中，則將對應位元線連接至1.5至3 V以抑制程式化。
在步驟1514中，在一驗證操作中驗證選定儲存元件之狀態。若偵測到一選定儲存元件之目標臨限電壓已達到恰當位準，則將儲存於對應資料鎖存器中之資料改變為一邏輯「1」。若偵測到該臨限值電壓尚未達到恰當位準，則不改變儲存於對應資料鎖存器中之資料。以此方式，無需程式化其對應資料鎖存器中儲存有一邏輯「1」之一位元線。在所有資料鎖存器皆儲存邏輯「1」時，狀態機(經由上述線-或連接類型之機構)知曉所有選定儲存元件已被程式化。
在決策步驟1516處，若旗標=0，則執行步驟1517，其中將一計數維持為已達到及/或尚未達到一追蹤狀態之一驗證位準之儲存元件數目(諸如在A狀態係追蹤狀態時之圖8中之驗證位準Vva，或在B'狀態係追蹤狀態時之圖10a中之驗證位準Vvb')。在步驟1518處，在N1個儲存元件達到追蹤狀態之驗證位準時識別及儲存該程式化脈衝數目(PPN1)。在步驟1520處，在N2個儲存元件達到追蹤狀態之驗證位準時或(另一選擇係)N1(或某一其他數目)個或更少個追蹤狀態儲存元件尚未達到追蹤狀態時儲存該程式化脈衝數目(PPN2)。步驟1517、1518及1520可連同步驟1514來執行。
在決策步驟1522處，若已識別PPN2，則執行步驟1524。步驟1524基於PPN2-PPN1及(視情況地)字線位置及溫度來確定對程式干擾之一敏感性。基於該敏感性程度，可遵循三個路徑中之一者。步驟1526包含在無預防性措施之情況下繼續程式化。步驟1528包含在有一預防性措施之情況下繼續程式化，且步驟1532包含基於對程式干擾之敏感性來確定預防性測試，諸如使用一較高Vpass，或放棄上部頁資料之程式化。步驟1530包含立即終止程式化，諸如針對整個區塊。在步驟1534處將該旗標設定為1。
在決策步驟1536中，做出關於是否所有資料鎖存器正儲存邏輯「1」之一檢驗。若所有資料鎖存器正儲存邏輯「1」，則該程式化程序完成且成功，此乃因所有選定儲存元件已經程式化且經驗證。舉例而言，已程式化所有下部頁資料或所有上部頁資料。或者，針對直接序列程式化，已程式化所有資料。在步驟1538中報告一「通過」狀態。在某些實施例中，即使並非所有選定儲存元件已被驗證為經程式化，亦認為該程式化程序完成且成功。在此一情形中，由於不足之經程式化儲存元件而可在後續讀取操作期間發生錯誤。然而，可藉由ECC校正此等錯誤。
在步驟1536中，若確定並非所有資料鎖存器皆儲存邏輯「1」，則該程式化程序繼續。在某些實施例中，即使並非所有資料鎖存器皆儲存邏輯「1」，該程式化程序亦停止。在決策步驟1540中，對照一程式化限制值PCmax來檢驗程式化計數器PC。一程式化限制值之一個實例係20；然而，亦可使用其他數值。若PCPcmax，則該程式化程序已失敗且在步驟1542中報告一「失敗」狀態。若PC<Pcmax，則在步驟1544處，以步長大小增加VPGM ，且將PC遞增1。然後該程序循環回至步驟1512以施加下一程式化脈衝。然後程式化如本文論述而繼續，其中若適用則實施一預防性措施。
在決策步驟1516處在旗標=1之情況下，則接下來執行驗證決策步驟1536，乃因無需重複確定對程式干擾之敏感性。
在決策步驟1522處，若尚未識別PPN2，則執行驗證決策步驟1536，乃因尚且不能確定對程式干擾之敏感性。
如可見，在本文中之一個實施例中提供一種用於操作非揮發性儲存元件之方法，其包含：(a)藉由將一第一系列之程式化脈衝施加至該非揮發性儲存系統中之一儲存元件區塊中之一選定字線來執行一第一程式化階段，其中該選定字線與該區塊之選定儲存元件通信。該方法進一步包含：(b)確定該等選定儲存元件之一第一部分之臨限電壓何時超出一驗證位準，且識別該第一系列中之一相關聯程式化脈衝，(c)確定該等選定儲存元件中之一第二部分之臨限電壓何時超出該驗證位準，且識別該第一系列中之一相關聯程式化脈衝，(d)至少部分地基於該等相關聯程式化脈衝確定是否已指示用以降低該等選定儲存元件中之一程式干擾機率之一預防性措施，及(e)若已指示該預防性措施則實施該預防性措施。
於另一實施例中，一非揮發性儲存系統包含一組儲存元件、與該組儲存元件通信之一組字線、及與該組字線通信之一或多個控制電路。該一或多個控制電路：(a)藉由將一第一系列之程式化脈衝施加至該非揮發性儲存系統中之一儲存元件區塊中之一選定字線來執行一第一程式化階段，(b)確定該等選定儲存元件之一第一部分之臨限電壓何時超出一驗證位準，且識別該第一系列中之一相關聯程式化脈衝，(c)確定該等選定儲存元件中之一第二部分之臨限電壓何時超出該驗證位準，且識別該第一系列中之一相關聯程式化脈衝，(d)至少部分地基於該等相關聯程式化脈衝來確定是否已指示用以降低該等選定儲存元件中之一程式干擾機率之一預防性措施，及(e)在指示該預防性措施時實施該預防性措施。
在另一實施例中，一種用於操作非揮發性儲存器之方法包含：(a)藉由將一第一系列之程式化脈衝施加至該非揮發性儲存系統中之一儲存元件區塊中之一選定字線來執行一第一程式化階段，其中該選定字線與該區塊之選定儲存元件通信，(b)基於該第一程式化階段來特徵化該選定儲存元件之一自然臨限電壓分佈，(c)至少部分地基於該特徵化來確定該等選定儲存元件對程式干擾之敏感性程度，及(d)基於該敏感性程度實施來自複數個可用預防性措施中之一選定預防性措施。
於另一實施例中，一非揮發性儲存系統包含：包含選定儲存元件之一儲存元件區塊、與該組儲存元件通信且包含與該等選定儲存元件通信之一選定字線之一組字線、及與該組字線通信之一或多個控制電路。該一或多個控制電路：(a)藉由將一第一系列之程式化脈衝施加至該選定字線來執行一第一程式化階段，(b)確定該等選定儲存元件之一第一部分之臨限電壓何時通過一驗證位準，並識別該第一系列中之一相關聯程式化脈衝，(c)確定該等選定儲存元件中之一第二部分之臨限電壓何時通過該驗證位準，並識別該第一系列中之一相關聯程式化脈衝，(d)至少部分地基於該等相關聯程式化脈衝之脈衝數目之間的一差(其中該等脈衝數目指示該第一系列之程式化脈衝中之相關聯程式化脈衝之各別順序部分)來確定是否指示用以降低該等選定儲存元件中之一程式干擾機率之一預防性措施，及(e)若指示該預防性措施則實施該預防性措施。
亦可提供用於執行本文所提供方法之對應方法、系統及電腦可讀或處理器可讀儲存裝置。
出於圖解說明及闡述之目的，上文已對本發明進行了詳細闡述。本文不意欲包羅無遺或將本發明限制於所揭示之精確形式。根據上文之教示亦可作出諸多修改及變化形式。選擇所闡述之實施例旨在最好地闡釋本發明之原理及其實際應用，以因此使得熟習此項技術者能夠在各種實施例中並藉助適合於所涵蓋之特定使用之各種修改更好地利用本發明。本發明之範疇應由隨附申請專利範圍來界定。
100．．．電晶體
100CG．．．控制閘極
100FG．．．浮動閘極
102．．．電晶體
102CG．．．控制閘極
102FG．．．浮動閘極
104．．．電晶體
104CG．．．控制閘極
104FG．．．浮動閘極
106．．．電晶體
106CG．．．控制閘極
106FG．．．浮動閘極
120．．．選擇閘極
120CG．．．控制閘極
122．．．選擇閘極
122CG．．．控制閘極
126．．．位元線
128．．．源極線
130．．．N+摻雜層
132．．．N+摻雜層
134．．．N+摻雜層
136．．．N+摻雜層
138．．．N+摻雜層
140．．．p井區
142．．．n井區
144．．．p型基板
320．．．NAND串
321．．．位元線
322．．．選擇閘極
323．．．儲存元件
324．．．儲存元件
325．．．儲存元件
326．．．儲存元件
327．．．選擇閘極
340．．．NAND串
341．．．位元線
342．．．選擇閘極
343．．．儲存元件
344．．．儲存元件
345．．．儲存元件
346．．．儲存元件
347．．．選擇閘極
360．．．NAND串
361．．．位元線
362．．．選擇閘極
363．．．儲存元件
364．．．儲存元件
365．．．儲存元件
366．．．儲存元件
367．．．選擇閘極
400．．．NAND儲存元件陣列
404．．．源極線
406．．．位元線
426．．．汲極端子
428．．．源極端子
450．．．NAND串
500．．．感測區塊
510．．．控制電路
512．．．狀態機
514．．．晶片上位址解碼器
515．．．溫度感測電路
516．．．功率控制模組
518．．．線
520．．．線
530．．．列解碼器
550．．．控制器
560．．．行解碼器
565．．．讀取/寫入電路
570．．．感測電路
572．．．資料匯流排
580．．．感測模組
582．．．位元線鎖存器
590．．．共同部分
592．．．處理器
594．．．資料鎖存器
596．．．記憶體裝置
598．．．記憶體晶粒
700．．．奇偶架構
710．．．全位元線架構
1100．．．選定字線
1102．．．浮動閘極
1104．．．浮動閘極
1106．．．浮動閘極
1108．．．通道區域
1110．．．通道區域
1112．．．通道區域
1204．．．曲線
1206．．．曲線
1208．．．曲線
1300．．．脈衝列
1305-1375．．．程式化脈衝
SGD．．．選擇線
SGS．．．選擇線
WL0．．．字線
WL1．．．字線
WL2．．．字線
WL3．．．字線
圖1a係一NAND串之一俯視圖。
圖1b係該NAND串之一等效電路圖。
圖2係該NAND串之一橫截面圖。
圖3係繪示三個NAND串之一電路圖。
圖4係一NAND快閃儲存元件陣列之一方塊圖。
圖5係使用單個列/行解碼器及讀取/寫入電路之一非揮發性記憶體系統之一方塊圖。
圖6係繪示一感測區塊之一個實施例之一方塊圖。
圖7圖解說明針對一全位元線記憶體架構或針對一奇偶記憶體架構將一記憶體陣列組織成區塊之一實例。
圖8繪示一組實例性臨限電壓分佈及一遍式程式化。
圖9繪示一組實例性臨限電壓分佈及兩遍式程式化。
圖10a至圖10c顯示各種臨限電壓分佈且闡述一種用於程式化非揮發性記憶體之程序。
圖10d至圖10f進一步詳細繪示來自圖10a之分佈。
圖11係NAND串之一橫截面圖，且繪示通道推進。
圖12a繪示一通道推進電位作為通過電壓及溫度之一函數。
圖12b將對程式干擾之一敏感性繪示為自然臨限電壓分佈之一函數。
圖12c將一自然臨限電壓分佈繪示為程式化N2個儲存元件至一驗證位準所需之一程式化脈衝數目PPN2與程式化N1<N2個儲存元件至該驗證位準所需之一程式化脈衝數目PPN1<PPN2之間的一差之一函數。
圖12d將對程式幹擾之一敏感性繪示為一溫度函數。
圖12e將對程式干擾之一敏感性繪示為字線位置之一函數。
圖12f繪示可被設定為對程式干擾之敏感性之一函數之一通過電壓。
圖13繪示一程式化操作中之程式化脈衝。
圖14係闡述一種用於程式化非揮發性記憶體之方法之一概述之一個實施例之一流程圖。
圖15係闡述用於程式化非揮發性記憶體之一詳細方法之一個實施例之一流程圖。
(無元件符號說明)

Claims (15)

  1. 一種用於操作一非揮發性儲存系統之方法，其包括：藉由將一第一系列之程式化脈衝施加至該非揮發性儲存系統中之一儲存元件區塊中之一選定字線來執行一第一程式化階段，該選定字線係與該區塊之選定儲存元件通信；確定該等選定儲存元件之一第一部分之臨限電壓何時超出一驗證位準，並識別該第一系列中之一相關聯程式化脈衝；確定該等選定儲存元件之一第二部分之臨限電壓何時超出該驗證位準，並識別該第一系列中之一相關聯程式化脈衝；至少部分地基於該等相關聯程式化脈衝確定是否指示用以降低該等選定儲存元件中之一程式干擾機率之一預防性措施；及若指示該預防性措施，則實施該預防性措施，其中該確定是否指示該預防性措施係至少部分地基於該等相關聯程式化脈衝之脈衝數目之間的一差，該等脈衝數目指示在該第一系列之程式化脈衝中之該等相關聯程式化脈衝之各別順序位置。
  2. 如請求項1之方法，其中：該驗證位準係與表示至少一個資料位元之一資料狀態相關聯。
  3. 如請求項1之方法，其中： 該驗證位準係與不表示至少一個資料位元之一中間狀態相關聯。
  4. 如請求項1之方法，其中：該第一程式化階段至少部分地將一下部頁資料程式化至該等選定儲存元件中；且該實施該預防性措施包括放棄該選定字線上之一上部頁資料之程式化，並程式化另一字線上之該上部頁資料。
  5. 如請求項1之方法，其中：該實施該預防性措施包括放棄該區塊之程式化。
  6. 如請求項1之方法，其中：在該第一程式化階段期間，將處於一第一位準之通過電壓施加至與該區塊中之未選定儲存元件通信之未選定字線；且該方法進一步包括藉由將一第二系列之程式化脈衝施加至該選定字線而在該第一程式化階段之後執行一第二程式化階段，該預防性措施係藉由在該第二程式化階段中將該等通過電壓之一位準增加至高於該第一位準之一第二位準來實施。
  7. 如請求項6之方法，其進一步包括：至少部分地基於該等相關聯程式化脈衝來確定將該預防性措施指示至之一程度，該第二位準與該程度成比例地高於該第一位準。
  8. 如請求項6之方法，其中： 該第一程式化階段將一下部頁資料程式化至該等選定儲存元件中；且該第二程式化階段將一上部頁資料程式化至該等選定儲存元件中。
  9. 如請求項1之方法，其進一步包括：至少部分地基於該選定字線在該區塊之一組字線中的一位置來確定是否指示該預防性措施。
  10. 如請求項9之方法，其中：在該選定字線之該位置在距該組字線之一汲極側之規定數目個字線內時比在該選定字線之該位置不在距該組字線之該汲極側之該規定數目個字線內時，更強有力地指示該預防性措施。
  11. 如請求項1之方法，其進一步包括：至少部分地基於一溫度來確定是否指示該預防性措施，在該溫度較高時比在該溫度較低時更強有力地指示該預防性措施。
  12. 一種非揮發性儲存系統，其包括：一儲存元件區塊，其包含若干個選定儲存元件；一組字線，其與該儲存元件區塊通信，且包含與該等選定儲存元件通信之一選定字線；及一或多個控制電路，其與該組字線通信，該一或多個控制電路：(a)藉由將一第一系列之程式化脈衝施加至該選定字線來執行一第一程式化階段，(b)確定該等選定儲存元件之一第一部分之臨限電壓何時通過一驗證位準， 並識別該第一系列中之一相關聯程式化脈衝，(c)確定該等選定儲存元件中之一第二部分之臨限電壓何時通過該驗證位準，並識別該第一系列中之一相關聯程式化脈衝，(d)至少部分地基於該等相關聯程式化脈衝之脈衝數目之間的一差來確定是否指示用以降低該等選定儲存元件中之一程式干擾機率之一預防性措施，該等脈衝數目指示在該第一系列之程式化脈衝中之該等相關聯程式化脈衝之各別順序位置，及(e)若指示該預防性措施，則實施該預防性措施。
  13. 如請求項12之非揮發性儲存系統，其中：該第一程式化階段將一下部頁資料程式化至該等選定儲存元件中；且該一或多個控制電路藉由摒棄執行一第二程式化階段以將一上部頁資料程式化至該等選定儲存元件中來實施該預防性措施。
  14. 如請求項12之非揮發性儲存系統，其中：該一或多個控制電路藉由放棄該區塊之程式化來實施該預防性措施。
  15. 如請求項12之非揮發性儲存系統，其中：在該第一程式化階段期間，該一或多個控制電路將處於一第一位準之通過電壓施加至該區塊中之未選定字線；且該一或多個控制電路藉由將一第二系列之程式化脈衝施加至該等選定字線而在該第一程式化階段之後執行一 第二程式化階段，該預防性措施係藉由在該第二程式化階段中將該通過電壓之一位準增加至高於該第一位準之一第二位準來實施。
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