JP2001312898A - しきい値解析システムおよびしきい値解析方法 - Google Patents
しきい値解析システムおよびしきい値解析方法Info
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- G11C2029/5606—Error catch memory
Abstract
(57)【要約】
【課題】 一度の処理でフラッシュメモリ内のすべての
ビットのしきい値電圧を求める。 【解決手段】 フェイルビットマップ情報をフラッシュ
メモリに印可した電圧が小さい順に調べる。フラッシュ
メモリから読出した値が初めて判定値と異なっているビ
ットについては、読み出し失敗時の印可電圧に基づいて
しきい値電圧が確定する。
ビットのしきい値電圧を求める。 【解決手段】 フェイルビットマップ情報をフラッシュ
メモリに印可した電圧が小さい順に調べる。フラッシュ
メモリから読出した値が初めて判定値と異なっているビ
ットについては、読み出し失敗時の印可電圧に基づいて
しきい値電圧が確定する。
Description
【０００１】
【発明の属する技術分野】本発明はしきい値解析システ
ムおよびしきい値解析方法に関し、特に、一度の処理
で、メモリデバイスに含まれるすべてのセルのしきい値
電圧を決定することができるしきい値解析システムおよ
びしきい値解析方法に関する。
ムおよびしきい値解析方法に関し、特に、一度の処理
で、メモリデバイスに含まれるすべてのセルのしきい値
電圧を決定することができるしきい値解析システムおよ
びしきい値解析方法に関する。
【０００２】
【従来の技術】フラッシュメモリの設計評価時には、製
品の品質を保証するために、温度ストレスなどを印加
し、トランジスタのしきい値電圧分布特性を求める必要
がある。特に、近年のフラッシュメモリの大容量化に伴
ない、いかに効率良くしきい値電圧を算出するかが重要
な鍵となっている。
品の品質を保証するために、温度ストレスなどを印加
し、トランジスタのしきい値電圧分布特性を求める必要
がある。特に、近年のフラッシュメモリの大容量化に伴
ない、いかに効率良くしきい値電圧を算出するかが重要
な鍵となっている。
【０００３】しきい値電圧とは各トランジスタに電流を
流すための最低電圧のことである。一般的には、トラン
ジスタのゲートに接続されているワード線の電圧レベル
を一定間隔で変化させ、トランジスタが導通するか否か
を確認することで、しきい値電圧を検出することができ
る。
流すための最低電圧のことである。一般的には、トラン
ジスタのゲートに接続されているワード線の電圧レベル
を一定間隔で変化させ、トランジスタが導通するか否か
を確認することで、しきい値電圧を検出することができ
る。
【０００４】特開平４−１９５８９９号公報には、トラ
ンジスタのゲートに印可する電圧を自動的に生成すると
ともに、しきい値電圧を効率的に検出するためバイナリ
ーサーチを用いた方法が開示されている。
ンジスタのゲートに印可する電圧を自動的に生成すると
ともに、しきい値電圧を効率的に検出するためバイナリ
ーサーチを用いた方法が開示されている。
【０００５】
【発明が解決しようとする課題】しかし、特開平４−１
９５８９９号公報に開示されている方法は、１ビットご
とにしきい値電圧を求めている。このため、この方法で
は大容量のフラッシュメモリのしきい値電圧を求めるの
は非常に時間がかかり、処理効率が悪い。
９５８９９号公報に開示されている方法は、１ビットご
とにしきい値電圧を求めている。このため、この方法で
は大容量のフラッシュメモリのしきい値電圧を求めるの
は非常に時間がかかり、処理効率が悪い。
【０００６】また、仮に処理の結果が得られたとして
も、ユーザは、プロセスのばらつきなどの傾向を把握す
ることが困難である。
も、ユーザは、プロセスのばらつきなどの傾向を把握す
ることが困難である。
【０００７】このため、本発明は、フラッシュメモリの
ようなメモリデバイスのしきい値電圧を効率良く算出す
ることができるしきい値解析システムおよび方法を提供
することである。
ようなメモリデバイスのしきい値電圧を効率良く算出す
ることができるしきい値解析システムおよび方法を提供
することである。
【０００８】本発明の他の目的は、しきい値電圧の傾向
を容易に把握できるよう表現することができるしきい値
解析システムを提供することである。
を容易に把握できるよう表現することができるしきい値
解析システムを提供することである。
【０００９】
【課題を解決するための手段】本発明のある局面に従う
しきい値解析システムは、複数種類の電圧を発生させ、
複数種類の電圧の各々を、メモリデバイスを構成する複
数のセルに順次印可する信号生成回路と、複数のセルの
各々を特定するアドレス信号を順次発生させるアドレス
ジェネレータと、複数種類の電圧の各々について、メモ
リデバイスより読出されたデータをフェイルビットマッ
プ情報として格納するメモリと、メモリに接続され、複
数種類の電圧に対応した複数のフェイルビットマップ情
報より、メモリデバイスを構成する複数のセルのしきい
値電圧を算出するしきい値電圧算出部とを含む。
しきい値解析システムは、複数種類の電圧を発生させ、
複数種類の電圧の各々を、メモリデバイスを構成する複
数のセルに順次印可する信号生成回路と、複数のセルの
各々を特定するアドレス信号を順次発生させるアドレス
ジェネレータと、複数種類の電圧の各々について、メモ
リデバイスより読出されたデータをフェイルビットマッ
プ情報として格納するメモリと、メモリに接続され、複
数種類の電圧に対応した複数のフェイルビットマップ情
報より、メモリデバイスを構成する複数のセルのしきい
値電圧を算出するしきい値電圧算出部とを含む。
【００１０】複数のフェイルビットマップ情報に基づい
て、複数のセルのしきい値電圧が算出される。このた
め、一度にメモリデバイス内の各セルのしきい値電圧を
算出することができ、効率良くしきい値電圧を算出する
ことができる。
て、複数のセルのしきい値電圧が算出される。このた
め、一度にメモリデバイス内の各セルのしきい値電圧を
算出することができ、効率良くしきい値電圧を算出する
ことができる。
【００１１】好ましくは、信号生成回路およびアドレス
ジェネレータは、メモリテスタに含まれる信号生成回路
およびパターンジェネレータからそれぞれ構成され、メ
モリおよびしきい値電圧算出部は、救済解析装置に含ま
れるフェイルメモリおよび中央演算装置からそれぞれ構
成される。
ジェネレータは、メモリテスタに含まれる信号生成回路
およびパターンジェネレータからそれぞれ構成され、メ
モリおよびしきい値電圧算出部は、救済解析装置に含ま
れるフェイルメモリおよび中央演算装置からそれぞれ構
成される。
【００１２】メモリテスタおよび救済解析装置を用いて
しきい値解析システムが構成される。このため、特殊な
ハードウェアを必要とせずに汎用的な装置を用いてしき
い値解析を行なうことができる。
しきい値解析システムが構成される。このため、特殊な
ハードウェアを必要とせずに汎用的な装置を用いてしき
い値解析を行なうことができる。
【００１３】さらに好ましくは、複数のフェイルビット
マップ情報の各々は、所定のサイズを有し、フェイルメ
モリの連続した領域に格納される。
マップ情報の各々は、所定のサイズを有し、フェイルメ
モリの連続した領域に格納される。
【００１４】フェイルビットマップ情報のサイズが予め
定められ、フェイルビットマップ情報が連続して格納さ
れている。このため、フェイルビットマップ情報のサイ
ズをＯｆｆｓｅｔＡｄｒｓとし、１番目のフェイルビッ
トマップ情報の先頭アドレスを０番地とすると、ｉ番目
のフェイルビットマップ情報の先頭アドレスは、（ｉ−
１）×ＯｆｆｓｅｔＡｄｒｓと表わすことができる。こ
のため、各フェイルビットマップ情報に簡単にアクセス
することができる。
定められ、フェイルビットマップ情報が連続して格納さ
れている。このため、フェイルビットマップ情報のサイ
ズをＯｆｆｓｅｔＡｄｒｓとし、１番目のフェイルビッ
トマップ情報の先頭アドレスを０番地とすると、ｉ番目
のフェイルビットマップ情報の先頭アドレスは、（ｉ−
１）×ＯｆｆｓｅｔＡｄｒｓと表わすことができる。こ
のため、各フェイルビットマップ情報に簡単にアクセス
することができる。
【００１５】さらに好ましくは、メモリは、２バンクメ
モリ構成を有し、メモリデバイスに印可される電圧が変
更されるごとに交互にバンクを切換え、一方のバンクに
記憶されたフェイルビットマップ情報を参照しながら、
他方のバンクにフェイルビットマップ情報が書込まれ
る。
モリ構成を有し、メモリデバイスに印可される電圧が変
更されるごとに交互にバンクを切換え、一方のバンクに
記憶されたフェイルビットマップ情報を参照しながら、
他方のバンクにフェイルビットマップ情報が書込まれ
る。
【００１６】一方のバンクに記憶されたフェイルビット
マップ情報を参照しながら、他方のバンクへフェイルビ
ットマップ情報が書込まれていく。データ読み出しに失
敗したセルに関して、再度データを読込む必要がなくな
る。このため、高速にフェイルビットマップ情報を作成
することができる。
マップ情報を参照しながら、他方のバンクへフェイルビ
ットマップ情報が書込まれていく。データ読み出しに失
敗したセルに関して、再度データを読込む必要がなくな
る。このため、高速にフェイルビットマップ情報を作成
することができる。
【００１７】さらに好ましくは、信号生成回路は、メモ
リテスタに含まれる信号生成回路より構成され、アドレ
スジェネレータおよびしきい値電圧算出部は、デジタル
シグナルプロセッサより構成される。
リテスタに含まれる信号生成回路より構成され、アドレ
スジェネレータおよびしきい値電圧算出部は、デジタル
シグナルプロセッサより構成される。
【００１８】メモリテスタおよびデジタルシグナルプロ
セッサを用いて、しきい値解析システムが構成される。
このため、特殊なハードウェアを必要とせずに汎用的な
装置を用いてしきい値解析を行なうことができる。
セッサを用いて、しきい値解析システムが構成される。
このため、特殊なハードウェアを必要とせずに汎用的な
装置を用いてしきい値解析を行なうことができる。
【００１９】さらに好ましくは、しきい値解析システム
は、さらに、しきい値電圧算出部に接続され、複数のセ
ルのしきい値電圧を視覚的に表示するしきい値表示部を
含む。
は、さらに、しきい値電圧算出部に接続され、複数のセ
ルのしきい値電圧を視覚的に表示するしきい値表示部を
含む。
【００２０】しきい値電圧を視覚的に表現することがで
きる。このため、ユーザは、プロセルのばらつきの傾向
などを容易に把握することができる。
きる。このため、ユーザは、プロセルのばらつきの傾向
などを容易に把握することができる。
【００２１】さらに好ましくは、しきい値表示部は、複
数のセルの各々について、条件の異なる２つの状態で得
られたしきい値電圧同士の差分値を算出するための差分
値算出手段と、差分値算出手段に接続され、差分値を視
覚的に表示するための差分値表示手段とを含む。
数のセルの各々について、条件の異なる２つの状態で得
られたしきい値電圧同士の差分値を算出するための差分
値算出手段と、差分値算出手段に接続され、差分値を視
覚的に表示するための差分値表示手段とを含む。
【００２２】しきい値電圧の差分値を視覚的に表現する
ことにより、差分値が大きいセルは、不良セルであると
の判定を行なうことができる。
ことにより、差分値が大きいセルは、不良セルであると
の判定を行なうことができる。
【００２３】本発明の他の局面に従うしきい値解析方法
は、複数種類の電圧を発生させ、複数種類の電圧の各々
を、メモリデバイスを構成する複数のセルに順次印可す
る信号生成回路と、複数のセルの各々を特定するアドレ
ス信号を順次発生するアドレスジェネレータと、複数種
類の電圧の各々について、メモリデバイスより読出され
たデータをフェイルビットマップ情報として格納するメ
モリと、メモリに接続され、複数種類の電圧に対応した
複数のフェイルビットマップ情報より、メモリデバイス
を構成する複数のセルのしきい値電圧を算出するしきい
値電圧算出部とを含むしきい値解析システムで用いられ
る。しきい値解析方法は、複数種類の電圧の各々を、複
数のセルに順次印可するステップと、複数のセルの各々
を特定するアドレス信号を順次発生させるステップと、
複数種類の電圧の各々について、メモリデバイスより読
出されたデータをフェイルビットマップ情報として格納
するステップと、メモリに格納された複数のフェイルビ
ットマップ情報より、メモリデバイスを構成する複数の
セルのしきい値電圧を算出するステップとを含む。
は、複数種類の電圧を発生させ、複数種類の電圧の各々
を、メモリデバイスを構成する複数のセルに順次印可す
る信号生成回路と、複数のセルの各々を特定するアドレ
ス信号を順次発生するアドレスジェネレータと、複数種
類の電圧の各々について、メモリデバイスより読出され
たデータをフェイルビットマップ情報として格納するメ
モリと、メモリに接続され、複数種類の電圧に対応した
複数のフェイルビットマップ情報より、メモリデバイス
を構成する複数のセルのしきい値電圧を算出するしきい
値電圧算出部とを含むしきい値解析システムで用いられ
る。しきい値解析方法は、複数種類の電圧の各々を、複
数のセルに順次印可するステップと、複数のセルの各々
を特定するアドレス信号を順次発生させるステップと、
複数種類の電圧の各々について、メモリデバイスより読
出されたデータをフェイルビットマップ情報として格納
するステップと、メモリに格納された複数のフェイルビ
ットマップ情報より、メモリデバイスを構成する複数の
セルのしきい値電圧を算出するステップとを含む。
【００２４】複数のフェイルビットマップ情報に基づい
て、複数のセルのしきい値電圧が算出される。このた
め、一度にメモリデバイス内の各セルのしきい値電圧を
算出することができ、効率良くしきい値電圧を算出する
ことができる。
て、複数のセルのしきい値電圧が算出される。このた
め、一度にメモリデバイス内の各セルのしきい値電圧を
算出することができ、効率良くしきい値電圧を算出する
ことができる。
【００２５】
【発明の実施の形態】［実施の形態１］図１を参照し
て、本発明の実施の形態１に係るしきい値解析システム
４０は、しきい値解析のためのデータを格納するデータ
格納用メモリ２８と、アドレス信号を発生し、フラッシ
ュメモリなどのＤＵＴ（Device Under Test）３０およ
びデータ格納用メモリ２８にアドレス信号を供給するア
ドレスジェネレータ２２と、ＤＵＴ３０を制御するため
の制御信号およびＤＵＴ３０の各ビットのワード線に印
可する電圧（以下「ワード線印可電圧」という。）を生
成し、ＤＵＴ３０に制御信号およびワード線印可電圧を
供給する信号生成回路２６と、アドレスジェネレータ２
２、信号生成回路２６およびデータ格納用メモリ２８に
接続され、しきい値解析システム４０の各構成部品を制
御し、ＤＵＴ３０を構成するビットごとにしきい値電圧
を算出するＣＰＵ（Central Processing Unit）２４
と、ＣＰＵ２４に接続され、算出されたしきい値電圧の
結果を表示するホストコンピュータ２０とを含む。
て、本発明の実施の形態１に係るしきい値解析システム
４０は、しきい値解析のためのデータを格納するデータ
格納用メモリ２８と、アドレス信号を発生し、フラッシ
ュメモリなどのＤＵＴ（Device Under Test）３０およ
びデータ格納用メモリ２８にアドレス信号を供給するア
ドレスジェネレータ２２と、ＤＵＴ３０を制御するため
の制御信号およびＤＵＴ３０の各ビットのワード線に印
可する電圧（以下「ワード線印可電圧」という。）を生
成し、ＤＵＴ３０に制御信号およびワード線印可電圧を
供給する信号生成回路２６と、アドレスジェネレータ２
２、信号生成回路２６およびデータ格納用メモリ２８に
接続され、しきい値解析システム４０の各構成部品を制
御し、ＤＵＴ３０を構成するビットごとにしきい値電圧
を算出するＣＰＵ（Central Processing Unit）２４
と、ＣＰＵ２４に接続され、算出されたしきい値電圧の
結果を表示するホストコンピュータ２０とを含む。
【００２６】図２を参照して、しきい値解析システム４
０の実行する処理のおおまかな流れを説明する。フラッ
シュメモリを構成する各ビットのワード線に複数種類の
ワード線印可電圧が供給され、ワード線印可電圧ごとに
読出したビットデータが判定値と一致しているか否かを
示すフェイルビットマップ情報が求められる（Ｓ２）。
複数のフェイルビットマップ情報より、各ビットごとの
しきい値情報が求められる（Ｓ４）。ホストコンピュー
タ２０は、求めたしきい値情報を加工して、その表示画
面上に表示する（Ｓ６）。
０の実行する処理のおおまかな流れを説明する。フラッ
シュメモリを構成する各ビットのワード線に複数種類の
ワード線印可電圧が供給され、ワード線印可電圧ごとに
読出したビットデータが判定値と一致しているか否かを
示すフェイルビットマップ情報が求められる（Ｓ２）。
複数のフェイルビットマップ情報より、各ビットごとの
しきい値情報が求められる（Ｓ４）。ホストコンピュー
タ２０は、求めたしきい値情報を加工して、その表示画
面上に表示する（Ｓ６）。
【００２７】図２のＳ２の処理について説明する。信号
生成回路２６は、ＤＵＴ３０を構成するビットのワード
線にワード線印可電圧Ｖ０〜Ｖ４を順次印可する。ワー
ド線印可電圧は次式（１）のように表わすことができ
る。
生成回路２６は、ＤＵＴ３０を構成するビットのワード
線にワード線印可電圧Ｖ０〜Ｖ４を順次印可する。ワー
ド線印可電圧は次式（１）のように表わすことができ
る。
【００２８】Ｖｎ＝Ｖ０＋ｎ×Ｖｓｔｅｐ（ｎ＝０〜
４，Ｖｓｔｅｐ＞０） …（１）図３を参照して、ＤＵ
Ｔ３０の一部のビット（４×４＝１６ビット）について
のフェイルビットマップ情報について説明する。ＣＰＵ
２４は、予め判定値をＬまたはＨに固定する。信号生成
回路２６は、ワード線印可電圧Ｖ０をＤＵＴ３０の各ビ
ットのワード線に印可する。アドレスジェネレータ２２
は、ＤＵＴ３０のアドレスを順次発生し、ワード線印可
電圧Ｖ０により読み出された値がフェイルビットマップ
情報０としてデータ格納用メモリ２８に格納される。図
３の例では、ワード線印可電圧Ｖ０を印加した際のすべ
てのビットがパスビット、すなわち、読み出された値が
判定値と同じであることが示されている。
４，Ｖｓｔｅｐ＞０） …（１）図３を参照して、ＤＵ
Ｔ３０の一部のビット（４×４＝１６ビット）について
のフェイルビットマップ情報について説明する。ＣＰＵ
２４は、予め判定値をＬまたはＨに固定する。信号生成
回路２６は、ワード線印可電圧Ｖ０をＤＵＴ３０の各ビ
ットのワード線に印可する。アドレスジェネレータ２２
は、ＤＵＴ３０のアドレスを順次発生し、ワード線印可
電圧Ｖ０により読み出された値がフェイルビットマップ
情報０としてデータ格納用メモリ２８に格納される。図
３の例では、ワード線印可電圧Ｖ０を印加した際のすべ
てのビットがパスビット、すなわち、読み出された値が
判定値と同じであることが示されている。
【００２９】信号生成回路２６は、同様にしてＤＵＴ３
０にワード線印可電圧Ｖ１〜Ｖ４を順次印可する。する
と、ワード線印可電圧Ｖ１〜Ｖ４に対応したフェイルビ
ットマップ情報１〜４が同様に生成される。たとえば、
フェイルビットマップ情報１では、３つのビットがフェ
イルしていることがわかる。また、フェイルビットマッ
プ情報４では、すべてのビットがフェイルしていること
がわかる。
０にワード線印可電圧Ｖ１〜Ｖ４を順次印可する。する
と、ワード線印可電圧Ｖ１〜Ｖ４に対応したフェイルビ
ットマップ情報１〜４が同様に生成される。たとえば、
フェイルビットマップ情報１では、３つのビットがフェ
イルしていることがわかる。また、フェイルビットマッ
プ情報４では、すべてのビットがフェイルしていること
がわかる。
【００３０】図４を参照して、図２のＳ４の処理につい
て説明する。ＣＰＵ２４は、ワード線印可電圧を特定す
るための変数ｎを０に初期化する（Ｓ１２）。また、Ｃ
ＰＵ２４は、ワードを特定するためのアドレスおよびワ
ード中のビットを特定するためのデータＩ／Ｏ（Input/
Output）値をそれぞれ初期化する（Ｓ１４およびＳ１
６）。すなわち、０ワード目の０ビット目のセルが指定
される。ＣＰＵ２４は、着目しているビットについて、
フェイルビットマップ情報ｎに基づき、ワード線印可電
圧Ｖｎを印可した際に読出したデータが、初めて判定値
と食い違っているかを調べる（Ｓ１８）。初めて判定値
と異なるデータを読出した場合には（Ｓ１８でＹＥ
Ｓ）、そのビットのしきい値電圧がＶｎと定められる
（Ｓ２０）。
て説明する。ＣＰＵ２４は、ワード線印可電圧を特定す
るための変数ｎを０に初期化する（Ｓ１２）。また、Ｃ
ＰＵ２４は、ワードを特定するためのアドレスおよびワ
ード中のビットを特定するためのデータＩ／Ｏ（Input/
Output）値をそれぞれ初期化する（Ｓ１４およびＳ１
６）。すなわち、０ワード目の０ビット目のセルが指定
される。ＣＰＵ２４は、着目しているビットについて、
フェイルビットマップ情報ｎに基づき、ワード線印可電
圧Ｖｎを印可した際に読出したデータが、初めて判定値
と食い違っているかを調べる（Ｓ１８）。初めて判定値
と異なるデータを読出した場合には（Ｓ１８でＹＥ
Ｓ）、そのビットのしきい値電圧がＶｎと定められる
（Ｓ２０）。
【００３１】それ以外の場合（Ｓ１８でＮＯ）、または
Ｓ２０の処理の後、すべてのビットに対するしきい値電
圧が確定したか否かが調べられる（Ｓ２２）。すべての
ビットに対するしきい値電圧が確定していれば（Ｓ２２
でＹＥＳ）、処理を終了する。
Ｓ２０の処理の後、すべてのビットに対するしきい値電
圧が確定したか否かが調べられる（Ｓ２２）。すべての
ビットに対するしきい値電圧が確定していれば（Ｓ２２
でＹＥＳ）、処理を終了する。
【００３２】それ以外の場合には、着目しているワード
のすべてのデータＩ／Ｏについて処理が終了したか否か
調べられる（Ｓ２４）。処理が終了していないビットが
あれば（Ｓ２４でＮＯ）、データＩ／Ｏを更新した上で
（Ｓ３０）、Ｓ１８以降の処理が繰返される。
のすべてのデータＩ／Ｏについて処理が終了したか否か
調べられる（Ｓ２４）。処理が終了していないビットが
あれば（Ｓ２４でＮＯ）、データＩ／Ｏを更新した上で
（Ｓ３０）、Ｓ１８以降の処理が繰返される。
【００３３】着目しているワードについての処理が終了
していれば（Ｓ２４でＹＥＳ）、すべてのアドレス（す
べてのワード）について処理が終了しているか否かが調
べられる（Ｓ２６）。未処理のアドレスが存在すれば
（Ｓ２６でＮＯ）、アドレスを更新し（Ｓ３２）、デー
タＩ／Ｏを初期化した後（Ｓ３６）、Ｓ１８以降の処理
が繰返される。
していれば（Ｓ２４でＹＥＳ）、すべてのアドレス（す
べてのワード）について処理が終了しているか否かが調
べられる（Ｓ２６）。未処理のアドレスが存在すれば
（Ｓ２６でＮＯ）、アドレスを更新し（Ｓ３２）、デー
タＩ／Ｏを初期化した後（Ｓ３６）、Ｓ１８以降の処理
が繰返される。
【００３４】すべてのアドレスについて処理が終了して
いれば（Ｓ２６でＹＥＳ）、ｎ＝４か否かが調べられる
（Ｓ２８）。ｎ＝４であれば（Ｓ２８でＹＥＳ）、しき
い値情報を求める処理を終了する。
いれば（Ｓ２６でＹＥＳ）、ｎ＝４か否かが調べられる
（Ｓ２８）。ｎ＝４であれば（Ｓ２８でＹＥＳ）、しき
い値情報を求める処理を終了する。
【００３５】ｎ＝４となっていなければ（Ｓ２８でＮ
Ｏ）、次のフェイルビットマップ情報を用いてしきい値
電圧を求めるため、ｎを１つインクリメントする（Ｓ３
４）。その後、アドレス値およびデータＩ／Ｏを初期化
し（Ｓ３８およびＳ３６）、Ｓ１８以降の処理が繰返さ
れる。
Ｏ）、次のフェイルビットマップ情報を用いてしきい値
電圧を求めるため、ｎを１つインクリメントする（Ｓ３
４）。その後、アドレス値およびデータＩ／Ｏを初期化
し（Ｓ３８およびＳ３６）、Ｓ１８以降の処理が繰返さ
れる。
【００３６】たとえば、図５に示すようなフェイルビッ
トマップ情報が得られているとする。このときのしきい
値電圧をＡ〜Ｄで表わすものとする。ｎ＝１のときに
は、初めて読出しに失敗するビットが抽出される。その
ビットには、電圧Ｖ０〜Ｖ１の間のしきい値電圧Ａが与
えられる。同様にｎを４まで変化させながら、各ビット
のしきい値電圧を求めると、最終的に、Ａ〜Ｄの４つの
しきい値電圧のうちいずれかが各ビットに割当てられ
る。
トマップ情報が得られているとする。このときのしきい
値電圧をＡ〜Ｄで表わすものとする。ｎ＝１のときに
は、初めて読出しに失敗するビットが抽出される。その
ビットには、電圧Ｖ０〜Ｖ１の間のしきい値電圧Ａが与
えられる。同様にｎを４まで変化させながら、各ビット
のしきい値電圧を求めると、最終的に、Ａ〜Ｄの４つの
しきい値電圧のうちいずれかが各ビットに割当てられ
る。
【００３７】図６を参照して、図２のＳ６の処理につい
て説明する。ホストコンピュータ２０は、得られたしき
い値情報をしきい値電圧ごとにカウントし、横軸および
縦軸をそれぞれしきい値電圧およびビット数とするグラ
フ（ヒストグラム）を作成する。そのグラフをホストコ
ンピュータ２０の表示画面に表示する。グラフ表示は、
アドレスの一定範囲を示すブロックアドレスごとに色を
変えて表示してもよいし、データＩ／Ｏごとに色を変え
て表示してもよい。また、ＤＵＴ３０ごとに色を変えて
表示してもよいし、ウエハ単位で色を変えて表示しても
よい。
て説明する。ホストコンピュータ２０は、得られたしき
い値情報をしきい値電圧ごとにカウントし、横軸および
縦軸をそれぞれしきい値電圧およびビット数とするグラ
フ（ヒストグラム）を作成する。そのグラフをホストコ
ンピュータ２０の表示画面に表示する。グラフ表示は、
アドレスの一定範囲を示すブロックアドレスごとに色を
変えて表示してもよいし、データＩ／Ｏごとに色を変え
て表示してもよい。また、ＤＵＴ３０ごとに色を変えて
表示してもよいし、ウエハ単位で色を変えて表示しても
よい。
【００３８】上述した一連の処理により、ＤＵＴ３０の
しきい値電圧を一括して求めることができ、そのしきい
値電圧の結果をグラフ化して表示することができる。
しきい値電圧を一括して求めることができ、そのしきい
値電圧の結果をグラフ化して表示することができる。
【００３９】［しきい値情報表示処理の変形例１］図６
に示すようなグラフの代わりに、図７に示すようなしき
い値分布マップを表示するようにしてもよい。しきい値
分布マップでは、しきい値電圧の違いを色の違いで表現
し、メモリアレイ上のしきい値電圧の分布を視覚的に表
現することができる。このとき、しきい値分布マップを
縮小することができるようにしておけば、大容量のメモ
リデバイスのしきい値電圧の分布を一目で確認すること
が可能になる。しきい値分布マップを縮小する際には、
複数ビットを１つのセルで表現するため、複数ビットの
しきい値電圧の平均値、最大値または最小値に基づい
て、しきい値電圧の色分け表示を行なうようにする。
に示すようなグラフの代わりに、図７に示すようなしき
い値分布マップを表示するようにしてもよい。しきい値
分布マップでは、しきい値電圧の違いを色の違いで表現
し、メモリアレイ上のしきい値電圧の分布を視覚的に表
現することができる。このとき、しきい値分布マップを
縮小することができるようにしておけば、大容量のメモ
リデバイスのしきい値電圧の分布を一目で確認すること
が可能になる。しきい値分布マップを縮小する際には、
複数ビットを１つのセルで表現するため、複数ビットの
しきい値電圧の平均値、最大値または最小値に基づい
て、しきい値電圧の色分け表示を行なうようにする。
【００４０】［しきい値情報表示処理の変形例２］図６
に示すようなグラフの代わりに、図８に示すようなしき
い値特性解析グラフを表示するようにしてもよい。この
グラフは、ＤＵＴ３０に印可するストレスの量、測定周
期またはＤＵＴ３０の電源電圧などのパラメータの値を
変えながら取得したしきい値情報群から、しきい値電圧
の最大値、最小値、平均値、標準偏差または不良ビット
数などの特性値を求めることにより作成されたグラフで
ある。横軸は、パラメータの値を示し、縦軸は、各種特
性値の値を示している。
に示すようなグラフの代わりに、図８に示すようなしき
い値特性解析グラフを表示するようにしてもよい。この
グラフは、ＤＵＴ３０に印可するストレスの量、測定周
期またはＤＵＴ３０の電源電圧などのパラメータの値を
変えながら取得したしきい値情報群から、しきい値電圧
の最大値、最小値、平均値、標準偏差または不良ビット
数などの特性値を求めることにより作成されたグラフで
ある。横軸は、パラメータの値を示し、縦軸は、各種特
性値の値を示している。
【００４１】たとえば、横軸にストレス印可時間を取る
と、ＤＵＴ３０のデータ保持能力を定量的かつ視覚的に
表現することができる。
と、ＤＵＴ３０のデータ保持能力を定量的かつ視覚的に
表現することができる。
【００４２】［しきい値情報表示処理の変形例３］図６
に示すようなグラフの代わりに、図９に示すようなしき
い値ウエハビットマップを表示するようにしてもよい。
１つのセルは、１つのＤＵＴ３０に対応し、ＤＵＴ３０
のしきい値電圧の平均値、最小値、最大値または標準偏
差等を色別で表わしている。このように、ウェハ単位で
しきい値情報を比較および分析することにより、ウェハ
単位でしきい値情報を比較、分析することができ、しき
い値電圧の傾向より、プロセスばらつきの傾向を検出す
ることができる。
に示すようなグラフの代わりに、図９に示すようなしき
い値ウエハビットマップを表示するようにしてもよい。
１つのセルは、１つのＤＵＴ３０に対応し、ＤＵＴ３０
のしきい値電圧の平均値、最小値、最大値または標準偏
差等を色別で表わしている。このように、ウェハ単位で
しきい値情報を比較および分析することにより、ウェハ
単位でしきい値情報を比較、分析することができ、しき
い値電圧の傾向より、プロセスばらつきの傾向を検出す
ることができる。
【００４３】［しきい値情報表示処理の変形例４］フラ
ッシュメモリなどのＤＵＴ３０のデータ保持性を検証す
るために、フラッシュメモリのフローティングゲートを
高電位にし、逆バイアス、温度等のストレスを印可する
前後でしきい値情報を求め、ストレス印可前後でのしき
い値情報の変化を表示するようにしてもよい。
ッシュメモリなどのＤＵＴ３０のデータ保持性を検証す
るために、フラッシュメモリのフローティングゲートを
高電位にし、逆バイアス、温度等のストレスを印可する
前後でしきい値情報を求め、ストレス印可前後でのしき
い値情報の変化を表示するようにしてもよい。
【００４４】図１０を参照して、ストレス印可前のしき
い値情報Ａとストレス印可後のしきい値情報Ｂとの間
で、セル単位に差分値を算出し、差分値が所定のしきい
値電圧よりも大きいものは不良品であると判断し、エラ
ー情報として不良セルの位置を記憶する。図１１を参照
して、エラー情報に基づき、フラッシュメモリのマップ
上に重ねて表示させる。それにより、ユーザは、不良箇
所を特定し、どのプロセスが不良なのかを判断し、かつ
不良がビット不良によるものなのか、ライン不良による
ものか、またはクロスライン不良によるものなのかなど
を示す不良モードなどを検出することができる。
い値情報Ａとストレス印可後のしきい値情報Ｂとの間
で、セル単位に差分値を算出し、差分値が所定のしきい
値電圧よりも大きいものは不良品であると判断し、エラ
ー情報として不良セルの位置を記憶する。図１１を参照
して、エラー情報に基づき、フラッシュメモリのマップ
上に重ねて表示させる。それにより、ユーザは、不良箇
所を特定し、どのプロセスが不良なのかを判断し、かつ
不良がビット不良によるものなのか、ライン不良による
ものか、またはクロスライン不良によるものなのかなど
を示す不良モードなどを検出することができる。
【００４５】図１２を参照して、差分値をフラッシュメ
モリのマップ上に重ね合わせて表示することにより、図
１１の表示と同様の効果を得ることができる。
モリのマップ上に重ね合わせて表示することにより、図
１１の表示と同様の効果を得ることができる。
【００４６】図１３を参照して、差分値のヒストグラム
を表示することにより、フラッシュメモリのデータ保持
性を定量的かつ視覚的に表現することができる。
を表示することにより、フラッシュメモリのデータ保持
性を定量的かつ視覚的に表現することができる。
【００４７】［しきい値情報算出方法の変形例］図４を
参照して説明した図２のＳ４の処理の代わりに、以下に
示す方法を用いてしきい値情報を算出してもよい。
参照して説明した図２のＳ４の処理の代わりに、以下に
示す方法を用いてしきい値情報を算出してもよい。
【００４８】図１４を参照して、ＣＰＵ２４は、ワード
線印可電圧を特定するための変数ｎを４に初期化する
（Ｓ４２）。また、ＣＰＵ２４は、ワードを特定するた
めのアドレスおよびワード中のビットを特定するための
データＩ／Ｏ値をそれぞれ初期化する（Ｓ４４およびＳ
４６）。すなわち、０ワード目の０ビット目のセルが指
定される。ＣＰＵ２４は、着目しているビットについ
て、フェイルビットマップ情報ｎに基づき、ワード線印
可電圧Ｖｎを印可した際にデータの読出しに失敗してい
るか否かを調べる（Ｓ４８）。データの読出しに失敗し
ている場合には（Ｓ４８でＹＥＳ）、そのビットのしき
い値電圧として、Ｖｎを上書きする（Ｓ５０）。
線印可電圧を特定するための変数ｎを４に初期化する
（Ｓ４２）。また、ＣＰＵ２４は、ワードを特定するた
めのアドレスおよびワード中のビットを特定するための
データＩ／Ｏ値をそれぞれ初期化する（Ｓ４４およびＳ
４６）。すなわち、０ワード目の０ビット目のセルが指
定される。ＣＰＵ２４は、着目しているビットについ
て、フェイルビットマップ情報ｎに基づき、ワード線印
可電圧Ｖｎを印可した際にデータの読出しに失敗してい
るか否かを調べる（Ｓ４８）。データの読出しに失敗し
ている場合には（Ｓ４８でＹＥＳ）、そのビットのしき
い値電圧として、Ｖｎを上書きする（Ｓ５０）。
【００４９】それ以外の場合（Ｓ４８でＮＯ）、または
Ｓ５０の処理の後、着目しているワードのすべてのデー
タＩ／Ｏについて処理が終了したか否かが調べられる
（Ｓ５２）。処理が終了していないビットがあれば（Ｓ
５２でＮＯ）、データＩ／Ｏを更新した上で（Ｓ５
８）、Ｓ４８以降の処理が繰返される。
Ｓ５０の処理の後、着目しているワードのすべてのデー
タＩ／Ｏについて処理が終了したか否かが調べられる
（Ｓ５２）。処理が終了していないビットがあれば（Ｓ
５２でＮＯ）、データＩ／Ｏを更新した上で（Ｓ５
８）、Ｓ４８以降の処理が繰返される。
【００５０】着目しているワードについての処理が終了
していれば（Ｓ５２でＹＥＳ）、すべてのアドレス（す
べてのワード）について処理が終了しているか否かが調
べられる（Ｓ５４）。未処理のアドレスが存在すれば
（Ｓ５４でＮＯ）、アドレスを更新し（Ｓ６０）、デー
タＩ／Ｏを初期化した後（Ｓ６４）、Ｓ４８以降の処理
が繰返される。
していれば（Ｓ５２でＹＥＳ）、すべてのアドレス（す
べてのワード）について処理が終了しているか否かが調
べられる（Ｓ５４）。未処理のアドレスが存在すれば
（Ｓ５４でＮＯ）、アドレスを更新し（Ｓ６０）、デー
タＩ／Ｏを初期化した後（Ｓ６４）、Ｓ４８以降の処理
が繰返される。
【００５１】すべてのアドレスについて処理が終了して
いれば（Ｓ５４でＹＥＳ）、ｎ＝０か否かが調べられる
（Ｓ５６）。ｎ＝０であれば（Ｓ５６でＹＥＳ）、しき
い値情報を求める処理を終了する。
いれば（Ｓ５４でＹＥＳ）、ｎ＝０か否かが調べられる
（Ｓ５６）。ｎ＝０であれば（Ｓ５６でＹＥＳ）、しき
い値情報を求める処理を終了する。
【００５２】ｎ＝０となっていなければ（Ｓ５６でＮ
Ｏ）、次のフェイルビットマップ情報を用いてしきい値
電圧を求めるため、ｎを１つデクリメントする（Ｓ６
２）。その後、アドレス値およびデータＩ／Ｏを初期化
し（Ｓ６６およびＳ６４）、Ｓ４８以降の処理が繰返さ
れる。
Ｏ）、次のフェイルビットマップ情報を用いてしきい値
電圧を求めるため、ｎを１つデクリメントする（Ｓ６
２）。その後、アドレス値およびデータＩ／Ｏを初期化
し（Ｓ６６およびＳ６４）、Ｓ４８以降の処理が繰返さ
れる。
【００５３】たとえば、図１５に示すようなフェイルビ
ットマップ情報が得られているとする。このときのしき
い値電圧をＡ〜Ｄで表わすものとする。ｎ＝４のときに
は、すべてのビットの読出しに失敗している。このた
め、すべてのビットについて、電圧Ｖ３〜Ｖ４の間のし
きい値電圧Ｄが与えられる。ｎ＝３のときには、いくつ
かのビットについては読出しに成功する。このため、読
出した値が判定値と一致するビットについては、しきい
値電圧はそのままであるが、読出した値が判定値と異な
るビットについては、電圧Ｖ２〜Ｖ３の間のしきい値電
圧Ｃが新たなしきい値電圧として上書きされる。同様の
処理を、ｎ＝０となるまで繰返すことにより、最終的に
Ａ〜Ｄの４つのしきい値電圧のうちのいずれかが各ビッ
トに割当てられる。
ットマップ情報が得られているとする。このときのしき
い値電圧をＡ〜Ｄで表わすものとする。ｎ＝４のときに
は、すべてのビットの読出しに失敗している。このた
め、すべてのビットについて、電圧Ｖ３〜Ｖ４の間のし
きい値電圧Ｄが与えられる。ｎ＝３のときには、いくつ
かのビットについては読出しに成功する。このため、読
出した値が判定値と一致するビットについては、しきい
値電圧はそのままであるが、読出した値が判定値と異な
るビットについては、電圧Ｖ２〜Ｖ３の間のしきい値電
圧Ｃが新たなしきい値電圧として上書きされる。同様の
処理を、ｎ＝０となるまで繰返すことにより、最終的に
Ａ〜Ｄの４つのしきい値電圧のうちのいずれかが各ビッ
トに割当てられる。
【００５４】以上説明したように本実施の形態によれ
ば、一度にＤＵＴ３０内のすべてのビットについてのし
きい値電圧を求めることができる。このため、効率良く
しきい値電圧を算出することができる。
ば、一度にＤＵＴ３０内のすべてのビットについてのし
きい値電圧を求めることができる。このため、効率良く
しきい値電圧を算出することができる。
【００５５】［実施の形態２］図１６を参照して、実施
の形態２に係るしきい値解析システム５０は、ＤＵＴ３
０に接続され、ＤＵＴ３０を構成する各セルのしきい値
電圧を算出する処理を行なうコントローラ５４と、ＤＵ
Ｔ３０およびコントローラ５４に接続され、コントロー
ラ５４を制御するとともに、ＤＵＴ３０にワード線印可
電圧を供給するテスタ５２とを含む。
の形態２に係るしきい値解析システム５０は、ＤＵＴ３
０に接続され、ＤＵＴ３０を構成する各セルのしきい値
電圧を算出する処理を行なうコントローラ５４と、ＤＵ
Ｔ３０およびコントローラ５４に接続され、コントロー
ラ５４を制御するとともに、ＤＵＴ３０にワード線印可
電圧を供給するテスタ５２とを含む。
【００５６】コントローラ５４は、ＤＵＴ３０に接続さ
れ、しきい値解析のためのデータを格納するメモリ６２
と、アドレス信号を発生し、ＤＵＴ３０にアドレス信号
を供給するアドレスジェネレータ６０と、アドレスジェ
ネレータ６０およびメモリ６２に接続され、アドレスジ
ェネレータ６０およびメモリ６２を制御し、ＤＵＴ３０
を構成するビットごとにしきい値電圧を算出するＣＰＵ
５８とを含む。
れ、しきい値解析のためのデータを格納するメモリ６２
と、アドレス信号を発生し、ＤＵＴ３０にアドレス信号
を供給するアドレスジェネレータ６０と、アドレスジェ
ネレータ６０およびメモリ６２に接続され、アドレスジ
ェネレータ６０およびメモリ６２を制御し、ＤＵＴ３０
を構成するビットごとにしきい値電圧を算出するＣＰＵ
５８とを含む。
【００５７】コントローラ５４は、ＤＳＰ（Digital Si
gnal Processor）により構成される。ＤＵＴ３０のアド
レスピン、データピンおよび制御ピンは、コントローラ
５４の外部ポートに接続される。
gnal Processor）により構成される。ＤＵＴ３０のアド
レスピン、データピンおよび制御ピンは、コントローラ
５４の外部ポートに接続される。
【００５８】しきい値解析システム５０によるＤＵＴ３
０の各セルのしきい値情報の算出方法は、実施の形態１
に示したものと同様である。このため、その詳細な説明
はここでは繰返さない。
０の各セルのしきい値情報の算出方法は、実施の形態１
に示したものと同様である。このため、その詳細な説明
はここでは繰返さない。
【００５９】なお、図１７に示すしきい値解析システム
７０のように図１６のしきい値解析システム５０の構成
に加えて、メモリ５６を設けるようにしてもよい。この
構成では、コントローラ５４内部のメモリ６２の代わり
にメモリ５６が用いられ、しきい値解析のためのデータ
がメモリ５６に格納される。
７０のように図１６のしきい値解析システム５０の構成
に加えて、メモリ５６を設けるようにしてもよい。この
構成では、コントローラ５４内部のメモリ６２の代わり
にメモリ５６が用いられ、しきい値解析のためのデータ
がメモリ５６に格納される。
【００６０】本実施の形態によると、ＣＰＵ５８、アド
レスジェネレータ６０およびメモリ６２が１つのチップ
になったＤＳＰに代表されるコントローラ５４を用い
る。このため、高価なアドレスジェネレータを用いずに
しきい値解析を実行することができる。
レスジェネレータ６０およびメモリ６２が１つのチップ
になったＤＳＰに代表されるコントローラ５４を用い
る。このため、高価なアドレスジェネレータを用いずに
しきい値解析を実行することができる。
【００６１】［実施の形態３］図１８を参照して、実施
の形態３に係るしきい値解析システム８０は、ＤＵＴ３
０にアドレス信号を供給し、ＤＵＴ３０よりデータを読
み出すメモリテスタ８４と、メモリテスタ８４に接続さ
れ、読み出しに失敗したセルのアドレスおよびデータＩ
／Ｏを受け、ＤＵＴ３０の各セルのしきい値電圧を求
め、フェイルビットに関する情報をリペアコードとして
出力する救済解析装置８２とを含む。
の形態３に係るしきい値解析システム８０は、ＤＵＴ３
０にアドレス信号を供給し、ＤＵＴ３０よりデータを読
み出すメモリテスタ８４と、メモリテスタ８４に接続さ
れ、読み出しに失敗したセルのアドレスおよびデータＩ
／Ｏを受け、ＤＵＴ３０の各セルのしきい値電圧を求
め、フェイルビットに関する情報をリペアコードとして
出力する救済解析装置８２とを含む。
【００６２】メモリテスタ８４は、ＤＵＴ３０にアドレ
ス信号およびデータ信号を供給するＡＬＰＧ（Algorith
mic Pattern Generator）９０と、ＡＬＰＧ９０が発生
したデータとＤＵＴ３０より読み出したデータとをビッ
トごとに比較するＣＭＰ（比較回路）９２と、ＤＵＴ３
０に制御信号およびワード線印可電圧を供給する信号生
成回路９１とを含む。
ス信号およびデータ信号を供給するＡＬＰＧ（Algorith
mic Pattern Generator）９０と、ＡＬＰＧ９０が発生
したデータとＤＵＴ３０より読み出したデータとをビッ
トごとに比較するＣＭＰ（比較回路）９２と、ＤＵＴ３
０に制御信号およびワード線印可電圧を供給する信号生
成回路９１とを含む。
【００６３】救済解析装置８２は、メモリテスタ８４よ
り受けたフェイルビットのアドレスおよびデータＩ／Ｏ
に基づき作成されたフェイルビットマップ情報を記憶す
るフェイルメモリ８６と、フェイルメモリ８６に接続さ
れ、フェイルビットマップ情報よりしきい値情報を求
め、リペアコードを出力するＣＰＵ８８とを含む。
り受けたフェイルビットのアドレスおよびデータＩ／Ｏ
に基づき作成されたフェイルビットマップ情報を記憶す
るフェイルメモリ８６と、フェイルメモリ８６に接続さ
れ、フェイルビットマップ情報よりしきい値情報を求
め、リペアコードを出力するＣＰＵ８８とを含む。
【００６４】図１９を参照して、フェイルメモリ８６に
は、フェイルビットマップ情報がワード線印可電圧ごと
に順次格納される。１つのフェイルビットマップ情報
は、ＯｆｆｓｅｔＡｄｒｓ番地の領域を必ず占める。こ
のため、たとえば、ワード線印可電圧Ｖｎに対応したフ
ェイルビットマップ情報ｎの先頭アドレスは、フェイル
ビットマップ情報０の先頭アドレスにｎ×Ｏｆｆｓｅｔ
Ａｄｒｓ加えたものである。
は、フェイルビットマップ情報がワード線印可電圧ごと
に順次格納される。１つのフェイルビットマップ情報
は、ＯｆｆｓｅｔＡｄｒｓ番地の領域を必ず占める。こ
のため、たとえば、ワード線印可電圧Ｖｎに対応したフ
ェイルビットマップ情報ｎの先頭アドレスは、フェイル
ビットマップ情報０の先頭アドレスにｎ×Ｏｆｆｓｅｔ
Ａｄｒｓ加えたものである。
【００６５】しきい値解析システム８０によるＤＵＴ３
０の各セルのしきい値情報の算出方法は、実施の形態１
に示したものと同様である。このため、その詳細な説明
はここでは繰返さない。
０の各セルのしきい値情報の算出方法は、実施の形態１
に示したものと同様である。このため、その詳細な説明
はここでは繰返さない。
【００６６】本実施の形態によると、メモリテスタおよ
び救済解析装置によりしきい値解析システムが構成され
る。このため、汎用的な装置を用いてしきい値解析を行
なうことができる。
び救済解析装置によりしきい値解析システムが構成され
る。このため、汎用的な装置を用いてしきい値解析を行
なうことができる。
【００６７】［実施の形態４］図２０（Ａ）を参照し
て、実施の形態４に係るしきい値解析システムは、ＤＵ
Ｔ３０にアドレス信号を供給し、ＤＵＴ３０よりデータ
を読み出し、読み出したデータに基づき、ＤＵＴ３０の
各セルのしきい値電圧を求めるメモリテスタ１０２を含
む。
て、実施の形態４に係るしきい値解析システムは、ＤＵ
Ｔ３０にアドレス信号を供給し、ＤＵＴ３０よりデータ
を読み出し、読み出したデータに基づき、ＤＵＴ３０の
各セルのしきい値電圧を求めるメモリテスタ１０２を含
む。
【００６８】メモリテスタ１０２は、ＤＵＴ３０にアド
レス信号およびデータ信号を供給するＡＬＰＧ１０４
と、ＡＬＰＧ１０４が発生したデータとＤＵＴ３０より
読み出したデータとをビットごとに比較するＣＭＰ（比
較回路）１０６と、ＡＬＰＧ１０４およびＣＭＰ１０６
に接続され、アドレス信号およびＣＭＰ１０６の比較結
果に基づいたフェイルビットマップ情報を格納するエラ
ーキャッチＲＡＭ（Random Access Memory）１０８と、
ＤＵＴ３０に制御信号およびワード線印可電圧を供給す
る信号生成回路１１０とを含む。
レス信号およびデータ信号を供給するＡＬＰＧ１０４
と、ＡＬＰＧ１０４が発生したデータとＤＵＴ３０より
読み出したデータとをビットごとに比較するＣＭＰ（比
較回路）１０６と、ＡＬＰＧ１０４およびＣＭＰ１０６
に接続され、アドレス信号およびＣＭＰ１０６の比較結
果に基づいたフェイルビットマップ情報を格納するエラ
ーキャッチＲＡＭ（Random Access Memory）１０８と、
ＤＵＴ３０に制御信号およびワード線印可電圧を供給す
る信号生成回路１１０とを含む。
【００６９】エラーキャッチＲＡＭ１０８は、バンクＡ
およびバンクＢの２バンク構成になっている。最初に、
ワード線印可電圧Ｖ０が印可され、バンクＡにフェイル
ビットマップ情報が書込まれる。図２０（Ｂ）を参照し
て、２回目以降のフェイルビットマップ情報の作成時に
は、１つ前のフェイルビットマップ情報作成時に使用さ
れたバンクとは異なるバンクにフェイルビットマップ情
報が書込まれる。フェイルビットマップ情報作成時に
は、前回のフェイルビットマップが参照され、前回のデ
ータ読込み時にフェイルビットと判定されたビットに関
しては、データの読み出しを行なわないようにする。
およびバンクＢの２バンク構成になっている。最初に、
ワード線印可電圧Ｖ０が印可され、バンクＡにフェイル
ビットマップ情報が書込まれる。図２０（Ｂ）を参照し
て、２回目以降のフェイルビットマップ情報の作成時に
は、１つ前のフェイルビットマップ情報作成時に使用さ
れたバンクとは異なるバンクにフェイルビットマップ情
報が書込まれる。フェイルビットマップ情報作成時に
は、前回のフェイルビットマップが参照され、前回のデ
ータ読込み時にフェイルビットと判定されたビットに関
しては、データの読み出しを行なわないようにする。
【００７０】しきい値情報作成処理については、実施の
形態１で説明した方法と同様である。このため、その詳
細な説明はここでは繰返さない。
形態１で説明した方法と同様である。このため、その詳
細な説明はここでは繰返さない。
【００７１】以上説明したように、本実施の形態に係る
しきい値解析システムによると、フェイルビットマップ
情報を格納するメモリを２バンク構成としている。この
ため、ＤＵＴ３０に対するアクセス回数を削減し、しき
い値情報を作成することができる。このため、高速にし
きい値情報を求めることができる。
しきい値解析システムによると、フェイルビットマップ
情報を格納するメモリを２バンク構成としている。この
ため、ＤＵＴ３０に対するアクセス回数を削減し、しき
い値情報を作成することができる。このため、高速にし
きい値情報を求めることができる。
【００７２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７３】
【発明の効果】本発明によると、一度にメモリデバイス
内の各セルのしきい値電圧を算出することができ、効率
良くしきい値電圧を算出することができる。
内の各セルのしきい値電圧を算出することができ、効率
良くしきい値電圧を算出することができる。
【００７４】また、しきい値電圧を視覚的に表現するこ
とができる。このため、ユーザは、プロセルのばらつき
の傾向などを把握することができる。
とができる。このため、ユーザは、プロセルのばらつき
の傾向などを把握することができる。
【図１】 本発明の実施の形態１に係るしきい値解析シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図２】 しきい値解析処理のフローチャートである。
【図３】 フェイルビットマップ情報を説明するための
図である。
図である。
【図４】 しきい値情報を求める処理のフローチャート
である。
である。
【図５】 しきい値情報を求める処理を説明するための
図である。
図である。
【図６】 しきい値電圧のヒストグラムの一例を示す図
である。
である。
【図７】 しきい値分布マップの一例を示す図である。
【図８】 しきい値特性解析グラフの一例を示す図であ
る。
る。
【図９】 しきい値ウエハビットマップの一例を示す図
である。
である。
【図１０】 しきい値電圧の差分値およびセルのエラー
情報を求める処理を説明するための図である。
情報を求める処理を説明するための図である。
【図１１】 エラー情報をフラッシュメモリのマップ上
に重ねて表示させたフェイルビットマップの一例を示す
図である。
に重ねて表示させたフェイルビットマップの一例を示す
図である。
【図１２】 差分値をフラッシュメモリのマップ上に重
ね合わせて表示させたしきい値差分マップの一例を示す
図である。
ね合わせて表示させたしきい値差分マップの一例を示す
図である。
【図１３】 差分値のヒストグラムの一例を示す図であ
る。
る。
【図１４】 しきい値情報を求める処理のフローチャー
トである。
トである。
【図１５】 しきい値情報を求める処理を説明するため
の図である。
の図である。
【図１６】 本発明の実施の形態２に係るしきい値解析
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図１７】 本発明の実施の形態２に係るしきい値解析
システムの変形例の構成を示すブロック図である。
システムの変形例の構成を示すブロック図である。
【図１８】 本発明の実施の形態３に係るしきい値解析
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図１９】 フェイルメモリへのフェイルビットマップ
情報の格納方法を説明するための図である。
情報の格納方法を説明するための図である。
【図２０】 本発明の実施の形態４に係るしきい値解析
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
２０ ホストコンピュータ、２２，６０ アドレスジェ
ネレータ、２４ ＣＰＵ、２６，９１，１１０ 信号生
成回路、２８ データ格納用メモリ、３０ ＤＵＴ、４
０，５０，７０，８０ しきい値解析システム、５２
テスタ、５４コントローラ、５６，６２ メモリ、８２
救済解析装置、８４，１０２ メモリテスタ、８６
フェイルメモリ、９０，１０４ ＡＬＰＧ、９２，１０
６ ＣＭＰ、１０８ エラーキャッチＲＡＭ。
ネレータ、２４ ＣＰＵ、２６，９１，１１０ 信号生
成回路、２８ データ格納用メモリ、３０ ＤＵＴ、４
０，５０，７０，８０ しきい値解析システム、５２
テスタ、５４コントローラ、５６，６２ メモリ、８２
救済解析装置、８４，１０２ メモリテスタ、８６
フェイルメモリ、９０，１０４ ＡＬＰＧ、９２，１０
６ ＣＭＰ、１０８ エラーキャッチＲＡＭ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３５０ Ｇ０１Ｒ 31/28 Ｂ 12/16 ３３０ Ｒ (72)発明者 森 長也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AB20 AD01 AD05 AE06 AE07 AE08 AE09 AE10 AE12 AG01 AL11 5B018 GA03 HA40 KA01 LA10 NA06 QA13 5B048 AA19 DD05 DD08 EE01 5L106 DD22 DD23 DD24 DD25 DD26 9A001 BB05 DD11 LL08
Claims (16)
- 【請求項１】 複数種類の電圧を発生させ、前記複数種
類の電圧の各々を、メモリデバイスを構成する複数のセ
ルに順次印可する信号生成回路と、 前記複数のセルの各々を特定するアドレス信号を順次発
生させるアドレスジェネレータと、 前記複数種類の電圧の各々について、前記メモリデバイ
スより読出されたデータをフェイルビットマップ情報と
して格納するメモリと、 前記メモリに接続され、前記複数種類の電圧に対応した
複数のフェイルビットマップ情報より、前記メモリデバ
イスを構成する前記複数のセルのしきい値電圧を算出す
るしきい値電圧算出部とを含む、しきい値解析システ
ム。 - 【請求項２】 前記信号生成回路および前記アドレスジ
ェネレータは、メモリテスタに含まれる信号生成回路お
よびパターンジェネレータからそれぞれ構成され、 前記メモリおよび前記しきい値電圧算出部は、救済解析
装置に含まれるフェイルメモリおよび中央演算装置から
それぞれ構成される、請求項１に記載のしきい値解析シ
ステム。 - 【請求項３】 前記複数のフェイルビットマップ情報の
各々は、所定のサイズを有し、前記フェイルメモリの連
続した領域に格納される、請求項２に記載のしきい値解
析システム。 - 【請求項４】 前記メモリは、２バンクメモリ構成を有
し、前記メモリデバイスに印可される電圧が変更される
ごとに交互にバンクを切換え、一方のバンクに記憶され
たフェイルビットマップ情報を参照しながら、他方のバ
ンクにフェイルビットマップ情報が書込まれる、請求項
１に記載のしきい値解析システム。 - 【請求項５】 前記信号生成回路は、メモリテスタに含
まれる信号生成回路より構成され、 前記アドレスジェネレータおよび前記しきい値電圧算出
部は、デジタルシグナルプロセッサより構成される、請
求項１に記載のしきい値解析システム。 - 【請求項６】 さらに、前記しきい値電圧算出部に接続
され、前記複数のセルのしきい値電圧を視覚的に表示す
るしきい値表示部を含む、請求項１〜５のいずれかに記
載のしきい値解析システム。 - 【請求項７】 前記しきい値表示部は、前記しきい値電
圧のヒストグラムを表示するためのヒストグラム表示手
段を含む、請求項６に記載のしきい値解析システム。 - 【請求項８】 前記しきい値表示部は、 ウェハ上に存在する複数のメモリデバイスの各々につい
て、前記複数のセルよりそれぞれ求められる複数のしき
い値電圧に基づき、前記メモリデバイスを代表する値を
求めるための代表値算出手段と、 前記代表値算出手段に接続され、前記ウエハ上に存在す
る複数のメモリデバイスの各々を、前記ウェハ上での位
置および前記代表値を特定できる態様で表示するための
表示手段とを含む、請求項６に記載のしきい値解析シス
テム。 - 【請求項９】 前記しきい値表示部は、前記複数のセル
の各々を、前記メモリデバイス内での位置およびしきい
値電圧を特定できる態様で表示するための表示手段を含
む、請求項６に記載のしきい値解析システム。 - 【請求項１０】 前記しきい値表示部は、所定のパラメ
ータと、前記しきい値電圧との関係を定めたグラフを表
示するためのグラフ表示手段を含む、請求項６に記載の
しきい値解析システム。 - 【請求項１１】 前記しきい値表示部は、 前記複数のセルの各々について、条件の異なる２つの状
態で得られたしきい値電圧同士の差分値を算出するため
の差分値算出手段と、 前記差分値算出手段に接続され、前記差分値を視覚的に
表示するための差分値表示手段とを含む、請求項６に記
載のしきい値解析システム。 - 【請求項１２】 前記差分値表示手段は、前記差分値の
ヒストグラムを表示するための差分値ヒストグラム表示
手段を含む、請求項１１に記載のしきい値解析システ
ム。 - 【請求項１３】 前記差分値表示手段は、前記複数のセ
ルの各々を、前記メモリデバイス内での位置および前記
差分値を特定できる態様で表示するための表示手段をを
含む、請求項１１に記載のしきい値解析システム。 - 【請求項１４】 複数種類の電圧を発生させ、前記複数
種類の電圧の各々を、メモリデバイスを構成する複数の
セルに順次印可する信号生成回路と、 前記複数のセルの各々を特定するアドレス信号を順次発
生するアドレスジェネレータと、 前記複数種類の電圧の各々について、前記メモリデバイ
スより読出されたデータをフェイルビットマップ情報と
して格納するメモリと、 前記メモリに接続され、前記複数種類の電圧に対応した
複数のフェイルビットマップ情報より、前記メモリデバ
イスを構成する前記複数のセルのしきい値電圧を算出す
るしきい値電圧算出部とを含むしきい値解析システムで
用いられるしきい値解析方法であって、 前記複数種類の電圧の各々を、前記複数のセルに順次印
可するステップと、 前記複数のセルの各々を特定するアドレス信号を順次発
生させるステップと、 前記複数種類の電圧の各々について、前記メモリデバイ
スより読出されたデータをフェイルビットマップ情報と
して格納するステップと、 前記メモリに格納された複数のフェイルビットマップ情
報より、前記メモリデバイスを構成する前記複数のセル
のしきい値電圧を算出するステップとを含む、しきい値
解析方法。 - 【請求項１５】 しきい値電圧を算出する前記ステップ
は、前記複数のフェイルビットマップ情報を、フェイル
ビットマップ情報を獲得する際に前記メモリデバイスに
印可した電圧が小さい方から順に調べ、読み出したデー
タが予め定められた判定値と始めて食い違ったセルにつ
いては、当該フェイルビットマップ情報を獲得する際に
前記メモリデバイスに印可した電圧に基づいて、しきい
値電圧を確定させるステップを含む、請求項１４に記載
のしきい値解析方法。 - 【請求項１６】 しきい値電圧を算出する前記ステップ
は、前記複数のフェイルビットマップ情報を、フェイル
ビットマップ情報を獲得する際に前記メモリデバイスに
印可した電圧が大きい方から順に調べ、読み出したデー
タが予め定められた判定値と食い違ったセルについて
は、当該フェイルビットマップ情報を獲得する際に前記
メモリデバイスに印可した電圧に基づいて、しきい値電
圧を更新するステップを含む、請求項１４に記載のしき
い値解析方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130066A JP2001312898A (ja) | 2000-04-28 | 2000-04-28 | しきい値解析システムおよびしきい値解析方法 |
| US09/706,696 US6634004B1 (en) | 2000-04-28 | 2000-11-07 | Threshold analysis system capable of deciding all threshold voltages included in memory device through single processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130066A JP2001312898A (ja) | 2000-04-28 | 2000-04-28 | しきい値解析システムおよびしきい値解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001312898A true JP2001312898A (ja) | 2001-11-09 |
Family
ID=18639232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130066A Pending JP2001312898A (ja) | 2000-04-28 | 2000-04-28 | しきい値解析システムおよびしきい値解析方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6634004B1 (ja) |
| JP (1) | JP2001312898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6634004B1 (en) * | 2000-04-28 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Threshold analysis system capable of deciding all threshold voltages included in memory device through single processing |
| FR2855308A1 (fr) * | 2003-05-22 | 2004-11-26 | St Microelectronics Sa | Procede et dispositif pour le controle d'un parametre analogique conditionnant le niveau d'une sortie d'un systeme multi-niveau, par exemple une cellule de memoire non-volatile telle qu'une eeprom |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498509B1 (ko) * | 2003-11-12 | 2005-07-01 | 삼성전자주식회사 | 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법 |
| US7472330B2 (en) * | 2003-11-26 | 2008-12-30 | Samsung Electronics Co., Ltd. | Magnetic memory which compares compressed fault maps |
| US20080222584A1 (en) * | 2006-07-24 | 2008-09-11 | Nazmul Habib | Method in a Computer-aided Design System for Generating a Functional Design Model of a Test Structure |
| US7884599B2 (en) * | 2006-07-24 | 2011-02-08 | International Business Machines Corporation | HDL design structure for integrating test structures into an integrated circuit design |
| JP2008077737A (ja) | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体検査装置 |
| US20090083690A1 (en) * | 2007-09-24 | 2009-03-26 | Nazmul Habib | System for and method of integrating test structures into an integrated circuit |
| KR20100115970A (ko) * | 2009-04-21 | 2010-10-29 | 삼성전자주식회사 | 배드 셀 관리 방법과 그 장치 |
| US7916533B2 (en) * | 2009-06-24 | 2011-03-29 | Sandisk Corporation | Forecasting program disturb in memory by detecting natural threshold voltage distribution |
| CN105468471A (zh) * | 2014-09-12 | 2016-04-06 | 光宝科技股份有限公司 | 固态存储装置及其错误更正方法 |
| US9728278B2 (en) | 2014-10-24 | 2017-08-08 | Micron Technology, Inc. | Threshold voltage margin analysis |
| US9640228B2 (en) * | 2014-12-12 | 2017-05-02 | Globalfoundries Inc. | CMOS device with reading circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3074015B2 (ja) | 1990-11-27 | 2000-08-07 | 松下電器産業株式会社 | 半導体装置 |
| US5500824A (en) * | 1995-01-18 | 1996-03-19 | Micron Technology, Inc. | Adjustable cell plate generator |
| JP2689948B2 (ja) | 1995-04-28 | 1997-12-10 | 日本電気株式会社 | 多値メモリセルを有する半導体記憶装置 |
| US5825782A (en) * | 1996-01-22 | 1998-10-20 | Micron Technology, Inc. | Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns |
| JP2001312898A (ja) * | 2000-04-28 | 2001-11-09 | Mitsubishi Electric Corp | しきい値解析システムおよびしきい値解析方法 |
-
2000
- 2000-04-28 JP JP2000130066A patent/JP2001312898A/ja active Pending
- 2000-11-07 US US09/706,696 patent/US6634004B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6634004B1 (en) * | 2000-04-28 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Threshold analysis system capable of deciding all threshold voltages included in memory device through single processing |
| FR2855308A1 (fr) * | 2003-05-22 | 2004-11-26 | St Microelectronics Sa | Procede et dispositif pour le controle d'un parametre analogique conditionnant le niveau d'une sortie d'un systeme multi-niveau, par exemple une cellule de memoire non-volatile telle qu'une eeprom |
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| US6634004B1 (en) | 2003-10-14 |
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