JPH06325600A

JPH06325600A - メモリ用テストパタン生成回路

Info

Publication number: JPH06325600A
Application number: JP5132489A
Authority: JP
Inventors: Tatsuo Baba; 龍雄馬場
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】少ないハード量を付加するだけでマーチパタン
を生成し、しかも多種のワード・ビット構成のＲＡＭに
柔軟に対応できるメモリ用テストパタン生成回路を提供
する。【構成と作用】各ステップを識別するためのステップア
ドレスを導入し、これらのステップアドレスを用いてカ
ウンタの出力を加工することによりマーチパタンに必要
なパタンを生成するように構成されている。カウンタの
出力を基本にマーチパタンを始め各種のテストパタンを
容易に生成することができ、多種のワード・ビット構成
にも柔軟に対応することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少ないハード量で多種
のワード・ビット構成に柔軟に対応できるメモリ用組み
込み自己テスト回路（ＢＩＳＴ；Ｂuilt−In Ｓelf-Ｔ
est circuit)に関するものである。

【０００２】

【従来の技術】カスタムＬＳＩに搭載されるＲＡＭの機
能テストを容易化するため、ＢＩＳＴ回路が注目されて
いる〔「参考文献１」樹下；“ＶＬＳＩのテスト容易化
設計技術の研究動向”，情報処理，ｖｏｌ．３０，no．
１２，ｐｐ１４５１−１４６０（１９８９）〕，〔「参
考文献２」玉本；“メモリにおけるテスト容易化設計
法”，情報処理，ｖｏｌ．３０，ｎｏ．１２，ｐｐ１４
６７−１４７２（１９８９）〕。この手法は、ＬＳＩに
テスト回路（ＢＩＳＴ回路）を搭載しＬＳＩ内部で自動
的にＲＡＭのテストを行なうものである。ＢＩＳＴの利
点には次のようなものがある。高価なテスタを必要としない（ＬＳＩ外部でテスト
パタンを生成する必要がない）。ＬＳＩ外部から直接テストできないＲＡＭのテスト
において、高いテスト品質（高い故障検出率）が得られ
る。必要な端子数及び配線領域が少ない。またＢＩＳＴ自体は、チップ搭載されることから少ない
ハード量で実現することができ、使われるＲＡＭの仕様
に合わせるため、多種のワード・ビット構成に柔軟に対
応できなければならない。

【０００３】ここで既に公表された内蔵形ＲＡＭ用ＢＩ
ＳＴ回路の一例について述べる〔「参考文献３」Ｓ．
Ｋ．Ｊain et.al.：“Ｂuilt-in self-testing of embe
dded memories ”，ＴＥＥＥＤesigen ＆Ｔest of
computers,vo13.３，ｎｏ．５ｐｐ２７−３７（Ｏct.
１９８６）〕。このＢＩＳＴ回路ではテストパタンとし
てチェッカボードパタンを採用している。まず簡単のた
め記憶容量４ワード×１ビット構成のＲＡＭを例にチェ
ッカボードパタンについて述べる。

【０００４】ここでテストパタンの説明をわかりやすく
するため、以下に述べるステップという概念を導入す
る。ＲＡＭのテストを行なう場合には、全メモリセルが
良好に動作することを確認する必要がある。このため全
メモリセルに対して、同じ条件でのテストを行なう必要
がある。このような理由からＲＡＭ用テストパタンは、
全メモリセルに対しある条件での動作（読み出し動作ま
たは書き込み動作等）を行なわせ、次に全メモリセルに
対し別の条件での動作を行なわせるというように、全メ
モリセルを繰り返しアクセスすることにより構成され
る。そこでテストパタンを一回全メモリセルにアクセス
する毎に区切ってグループ化し、それぞれのグループを
ステップという単位で呼ぶ。すなわちテストパタンは、
一回全メモリセルをアクセスするという各ステップを、
複数回繰り返すことにより構成されると考える。

【０００５】チェッカボードパタン概要第１ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、書き込みデータが市松模様
になるように、アドレス「００」及び「１１」には
「０」、アドレス「０１」及び「１０」のセルには
「１」を書き込む（図９）。一般的に表現すれば、行ア
ドレスの最下位ビットをＡｒ、列アドレスの最下位ビッ
トをＡｃとすると、書き込むべきデータは次のように表
される。

【０００６】

【数１】

【０００７】第２ステップ：最下位アドレスのセルから
最上位アドレスのセルに向かって順番に、記憶データを
読み出し、書き込んだデータと一致しているか否かを検
査する（期待値との照合）。第３ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、書き込みデータが、第１ス
テップとは反転した市松模様になるように、アドレス
「００」及び「１１」には「１」、アドレス「０１」及
び「１０」のセルには「０」を書き込む。第４ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、記憶データを読み出し、書
き込んだデータと一致しているか否かを検査する（期待
値との照合）。

【０００８】ＲＡＭに対するテストパタンとして必要な
ものは図１０に示すように、アドレス２本（Ａ０，Ａ
１）、書き込み制御信号ＷＥＮ、書き込みデータＤｉで
ある。さらにテストが終了したことを知られせるため、
テスト終了信号ＴＥＮＤも必要となる。これらのパタン
を生成するためには２進カウンタを用いる。カウンタの
出力を最下位ビットから順番にＴ１，Ｔ２，Ｔ３，…で
表し、テストパタンに必要な信号との関係を図１０に示
した。この図からわかるように、書き込みデータＤｉ以
外は、カウンタ出力がそのままテストパタンとして使え
ることがわかる。また書き込みデータＤｉも図１０から
わかるように、Ｔ１を基本として考えると、カウンタ出
力（Ｔ２，Ｔ４）の周期に合わせて規則的に反転させれ
ばよいことがわかる。従って以下のような論理で生成す
ることができる。

【０００９】

【数２】

【００１０】このようにチェッカボードパタンは、全て
２進カウンタの出力に同期して動作を繰り返すパタンで
あり、このため２進カウンタを用い容易に生成すること
ができる。

【００１１】テスト品質テスト品質（故障検出率）はテストパタンによって決ま
る。従ってＢＩＳＴを使ったテストで、テスタを使った
テストと同じ故障検出率を達成するためには、テスタで
使われているテストパタンと同じパタンを生成する必要
がある。テスタを使った機能テストで標準的に使われる
テストパタンとしてはマーチパタンが最もよく知られて
いる。ここで、「機能テスト」は正常な機能が実現でき
ているか否かのみを確認するためのテストであり、速度
等の性能までは検査しない。マーチパタンは比較的短い
パタンで長で、固定故障の全てを検出できるからである
〔「参考文献４」Ｍ．Ｆranklin et.al.；“Ｂuilt-in
self-testing of random-access memories”，Ｃompute
r,vol.２３，ｎｏ．１０，ｐｐ４５−５６（Ｏct. １９
９０〕），〔「参考文献５」Ｈ．Ｋoike et.al. ；“Ａ
ＢＩＳＴ scheme using microprogram ＲＯＭ for l
arge capacity memories”，in Ｐroc. ＩＴＣ，ｐｐ
８１５−８２２（Ｓept.１９９０）〕。なお、「固定故
障」はあるノードが“Ｈ”または“Ｌ”に固定してしま
う故障である。

【００１２】次にマーチパタンの概要と生成するための
問題点をチェッカボードとの違いを中心に述べる。マーチパタンの概要マーチパタンについては既に多くの改良案が考案されて
いるが、ここではその中でもハード量が少なくＢＩＳＴ
に適したパタン〔「参考文献６」馬場；“メモリのテス
ト方法”，特願平４−１１８４７０号〕を例にして概要
を述べる。マーチパタンの実行手順は図１１に示す計６
ステップからなる。第１ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、全セルに「０」書き込みを
する動作Ｗ「０」を行なう（パックグラウンド「０」の
書き込み）。第２ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最下位アドレスのセルから最上位アドレス
のセルに向かって順番に行なう。［着目しているセルか
ら記憶情報を読み出し、読み出し結果が期待値（正解
値）「０」と一致しているかどうかを検査する動作Ｒ
「０」を行う。次に同じセルに対し「１」書き込みをす
る動作Ｗ「１」を行なう。］第３ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最上位アドレスのセルから最下位アドレス
のセルに向かって順番に行なう。［着目しているセルか
ら記憶情報を読み出し、読み出し結果が期待値（正解
値）「１」と一致しているかどうかを検査する動作Ｒ
「１」を行う。次に同じセルに対し「０」書き込みをす
る動作Ｗ「０」を行なう。］第４ステップ：最下位アドレスのセルから最上位アドレ
スのセルに分かって順番に、全セルに「１」書き込みを
行なう（パックグラウンド「１」の書き込み）。第５ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最下位アドレスのセルから最上位アドレス
のセルに向かって順番に行なう。［着目しているセルか
ら記憶情報を読み出し、読み出し結果が期待値（正解
値）「１」と一致しているかどうかを検査する。次に同
じセルに対し「０」書き込みを行なう］。第６ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最上位アドレスのセルから最下位アドレス
のセルに向かって順番に行なう。［着目しているセルか
ら記憶情報を読み出し、読み出し結果が期待値（正解
値）「０」と一致しているかどうかを検査する。次に同
じセルに対し「１」書き込みを行なう。］

【００１３】

【発明が解決しようとする課題】マーチパタン生成上での問題点チェッカボードパタンと比較するため、記憶容量４ワー
ド×１ビット構成のＲＡＭを例に信号波形を図１２に示
す。図１０に示したチェッカボードパタンとの相違点を
以下に列記する。カッコ内はチェッカボード用パタンの
動作を示す。第１，第２，第４，第５ステップのアドレス進行
は、最下位アドレスのセルから最上位アドレスのセルに
向かって順番にインクリメントして行くのに対し、第
３，第６ステップでは最上位アドレスのセルから最下位
アドレスのセルに向かって順番にディクリメントする。
（チェッカボードの全ステップにおいて、最下位アドレ
スのセルから最上位アドレスのセルに向かってのインク
リメントのみ）第１，第３ステップでは全セルに対して書き込み動
作のみが連続して行なわれるが、第２，第３，第５，第
６ステップでは各セルに対し読み出しと書き込みが交互
に行なわれる。（チェッカボードの奇数ステップでは書
き込み動作のみが行なわれ、偶数ステップでは読み出し
動作のみが行なわれる。）マーチパタンは６ステップからなる。（チェッカボ
ードは４ステップからなる。）このようにマーチパタン
で必要なパタンは、チェッカボードと異なり、２進カウ
ンタの出力に同期して単純に動作を繰り返すパタンでは
ない。このため従来のＢＩＳＴ回路で、マーチパタンに
必要なこれらの信号を生成することはできなかった。

【００１４】本発明の目的は、少ないハード量を付加す
るだけで上記の問題を解決してマーチパタンを生成し、
しかも多種のワード・ビット構成のＲＡＭに柔軟に対応
できるメモリ用テストパタン生成回路を提供することに
ある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、各ステップを識別するためのス
テップアドレスを導入し、これらのステップアドレスを
用いカウンタの出力を加工することによりマーチパタン
に必要なパタンを生成するように構成されている。

【００１６】

【作用】本発明のＢＩＳＴ回路を用いれば、カウンタの
出力を基本にマーチパタンを始め各種のテストパタンを
容易に生成することができ、多種のワード・ビット構成
にも柔軟に対応することができる。

【００１７】

【実施例１】本発明の第一の実施例を図１に示す。従来
例との違いは必要な信号を生成するため、マーチパタン
の各ステップを識別するためにステップアドレスを導入
し、このステップアドレスを用いてカウンタ出力を加工
するところにある。マーチパタンが６ステップからなる
ことから、ステップアドレスとしては３ビットの信号が
必要である。これらステップアドレスを下位ビットから
順番にＳ０，Ｓ１，Ｓ２で表し、ステップアドレスを用
いマーチパタン生成手法について述べる。まずアドレス
生成について述べる。カウンタ出力は、サイクリックに
インクリメントを繰り返すのみであるが、マーチパタン
では第３ステップと第６ステップのアドレス進行はディ
クリメントである。インクリメントを繰り返す信号をデ
ィクリメントに変換するには、図２に示すように、出力
端子に排他的論理和回路ＸＯＲを付加すればよい。こう
すればＸＯＲの他方の入力端子に印加される制御信号が
「０」であればＸＯＲの出力Ａ０、Ａ１はインクリメン
ト動作のままであり、他方の入力端子に印加される制御
信号が「１」であればＸＯＲの出力Ａ０，Ａ１はディク
リメント動作に変わる。従ってマーチパタンに必要なア
ドレスを生成するためには、第３ステップと第６ステッ
プで「１」となるような信号があればよい。この信号は
ステップアドレスを用いれば容易に生成することがで
き、マーチパタンに必要なアドレスは以下の論理で生成
することができる。

【００１８】

【数３】上記の式で「〜」は反転を表す。

【００１９】図３に示すように、この式を論理回路に展
開するために必要なハード量は、アドレス本数をＫ１本
とすると（５・Ｋ１＋５）ゲートとなる。この値は３入
力ＮＡＮＤ回路が２ゲート、排他的論理和回路が５ゲー
トと換算しての見積もりである。例えば１ｋｗワード
（Ｋ１＝１０）なら５５ゲートで実現することができ
る。書き込み制御信号ＷＥＮもステップアドレスを用い
れば容易に生成することができる。マーチパタンにおい
ては、第１ステップ，第４ステップでは書き込み動作
（ＷＥＮ＝“Ｌ”）のみが行なわれ、その他のステップ
では読み出し動作（ＷＥＮ＝“Ｈ”）と書き込み動作
（ＷＥＮ＝“Ｌ”）が交互に行なわれる。従って基本的
に〜Ｔ１をＷＥＮに割り当て、さらにステップアドレス
を用い第１ステップ，第４ステップでは“Ｌ”に固定す
ればよい。このためには以下の論理を用いれば良い。

【００２０】

【数４】ＷＥＮ＝〜Ｔ１・〜（〜Ｓ０・〜Ｓ１・〜Ｓ２＋〜Ｓ０・Ｓ１・Ｓ２）…（３）

【００２１】図４に示すように、この式を論理回路に展
開するために必要なハード量は６ゲートのみである。テ
スト終了信号ＴＥＮＤについても、第７ステップに入っ
たことを検出すれば良いことから以下の論理で生成する
ことができる。当然２ゲートで実現可能である。

【００２２】

【数５】ＴＥＮＤ＝Ｓ０・Ｓ１・〜Ｓ２ ……………（４）

【００２３】以上アドレス，ＷＥＮ，ＴＥＮＤで示した
ように、ステップアドレスを用いてカウンタ出力を加工
すれば、少ないハード量で必要なマーチパタンが容易に
生成することができる。

【００２４】次にステップアドレスの生成法を述べる。
図１２からわかるように、ステップアドレスＳ０として
は、書き込みデータＤｉとして用いられているカウンタ
出力（図ではＴ４）がそのまま用いられる。従ってさら
に上位２ビットのカウンタ出力を付加してＳ１，Ｓ２と
すればよい。一般的に表現すれば、ワード数ＮＷとする
と、（ｌｏｇ₂ＮＷ＋４）ビットのカウンタを用い、出
力の上位３ビットをステップアドレス（Ｓ０はＤｉも兼
用する）、最下位ビットをＷＥＮ、他のビットをアドレ
ス生成に割り当てればよい。例えばワード数１ｋｗの場
合であれば、１４ビットのカウンタを用い、各ビットを
以下のように割り当てればよい。

【００２５】・Ｔ１→書き込み信号生成・Ｔ２〜Ｔ１１→アドレス生成・Ｔ１２→書き込みデータ／期待値生成・Ｔ１２〜Ｔ１４→ステップアドレス生成

【００２６】このようにステップアドレスとしては、常
にカウンタの上位３ビットを用いればよい。また記憶容
量に依存して必要なアドレスの本数が変わっても、これ
に対してはアドレス生成用のカウンタ出力数が変化する
のみであり、カウンタ出力を加工するため論理（回路）
は全く変える必要がない。このためステップアドレスを
用いたパタン生成法は多種の構成に柔軟に対応可能であ
る。

【００２７】

【実施例２】第２の実施例について述べる。この例では
２ポートＲＡＭに対するテストパタンを生成する際に、
ステップアドレスを用いれば効率的なテストパタンを生
成することができることを示す。２ポートＲＡＭは、図
５に示すように、一つの記憶領域（セルアレイ）に対し
２つのポート（今後Ａポート、Ｂポートと呼ぶ）から独
立に書き込み／読み出しが行なえるＲＡＭである。この
２ポートＲＡＭ用テストパタンとしては、既に述べた１
ポートＲＡＭ用マーチパタンを基本にして改良を加え
た、効率的なテストパタン（２ポート用マーチパタン）
が報告されている〔「参考文献７」松村他；“マージン
テストを兼ねたマルチポートメモリ用機能テストパタ
ン”，１９９３年電子情報通信学会春季大会講演論文集
Ｃ−６４８〕。このパタンは、２ポートＲＡＭに特有の
マージンテストをも含んだ故障検出率の高いパタンであ
る。しかし図６に示すように、アドレスのインクリメン
トＵ／ディクリメントＤ、書き込みが連続／読み出しと
書き込みが交互等の切替がマーチパタン（１ポートＲＡ
Ｍ用マーチパタン）に比べ一層複雑なものとなってい
る。しかもステップによっては、アドレス進行が単純な
インクリメント／ディクリメントではない。しかしこの
ように複雑なテストパタンでも、ステップアドレスを用
いた生成法を用いれば容易に生成することができる。具
体的にパタンの生成法を述べる。使用ステップ数が１４
ステップであることから、４ビットのステップアドレス
を用いる。カウンタから出力されたインクリメントをデ
ィクリメントに交換するための加工法は実施例１と同様
である。ただし第３，第６ステップのみでなく第８，第
１１，第１４もディクリメントに替える必要がある。そ
こで次式に示すように、上記ステップで「１」になる信
号とカウンタ出力の排他的論理和をとればよい。

【００２８】

【数６】

【００２９】上式には冗長な項が存在するため、これら
の項を圧縮すると以下の論理まで簡略化される。

【００３０】

【数７】

【００３１】上記の式を求める際には、第１６ステップ
をディクリメントになるとして求めた。第１６ステップ
はテストには使われておらず、インクリメントであって
もディクリメントであっても差し支えない。このためよ
り少ないゲート数で実現できるように、ディクリメント
として式の変換を行なった。ステップアドレスを用いた
加工のため必要なハード量は４ゲートに過ぎない。この
ようにステップアドレスを用いれば、複雑なテストパタ
ンを生成することも容易であり、また必要なゲート数も
少ない。また実施例１と同様に、記憶容量の変化に対し
ては、アドレス生成用のカウンタ出力数を調節するのみ
でよい。またこのテストパタンにおいては、第７，８ス
テップで特殊なアドレス進行（Ａ，Ｂポートでロウアド
レスが異なる）を必要とする。このような場合も第７，
８ステップにおいて、ＡまたはＢポートのロウアドレス
の１本又は複数本を反転すれば良く、上述した手法で容
易に実現することができる。例えば第７，８ステップで
反転させるロウアドレスをＡｒ’とすると、式（５）ま
たは式（６）の論理で生成した信号Ａｒをステップアド
レスを用いて以下の論理でさらに加工すればよい。

【００３２】

【数８】

【００３３】

【実施例３】第３の実施例を図７に示す。この実施例が
前述した二つの実施例と異なるのは、ＲＡＭ選択信号Ｃ
ＳＮ（ＣＳＮ＝“Ｌ”で選択状態）を生成するために大
小比較判定回路を付加した点である。この改良により、
ＲＡＭの最上位アドレスが２のべき乗に一致しない仕様
のＲＡＭに対してもＢＩＳＴを適用することができる。
ここでまず、ＲＡＭの最上位アドレスが２のべき乗に一
致しないＲＡＭをテストする場合の問題点を明らかにす
る。簡単のため、ワード数６の１ポートＲＡＭを例にし
て説明する。ワード数が６であることから、アドレスと
してカウンタ出力が３ビット必要になる。しかし３ビッ
トのカウンタ出力からは、８ワード分のアドレスが生成
される。このため全てのアドレスをＲＡＭに供給する
と、ＲＡＭに存在しないアドレス（上位２ワード分のア
ドレス）を供給することになり、ＲＡＭの仕様に反す
る。このため正常なテストが行なえない。

【００３４】ＲＡＭ選択信号ＣＳＮは通常、ＢＩＳＴに
よるテストが行なわれている期間中“Ｌ”（ＲＡＭが選
択されている状態）に設定されている。このためＢＩＳ
Ｔ活性化信号ＴＭ（ＢＩＳＴ外部から供給され、“Ｈ”
で活性化状態）の反転信号をそのまま使用することがで
きた。しかし最上位アドレスが２のべき乗に一致しない
場合には、上記の問題を解決するため、ＣＳＮ生成部に
大小比較判定回路を付加した。この判定回路により、生
成されたアドレスが存在しないと判定された場合には、
ＲＡＭ選択信号ＣＳＮが“Ｈ”となりＲＡＭを非選択状
態とする。こうすればＲＡＭに存在しないアドレスが供
給されてもＲＡＭ内部には信号が伝搬しないため、何ら
の問題も生じない。この大小比較判定回路としてはたと
えば、図８に示すような回路を使用すれば良い〔「参考
文献８」Ｃ．Ｖ．Ｒamamoorthy et. al.；“ＡＤesig
n of a Ｆast Ｃellular Ａssociative Ｍemory for
Ｏrdered Ｒetrieval”，ＬＥＥＥＴrans.,Ｃompute
r,vol.Ｃ−２７，ｎｏ．９，ｐｐ８００−８１５（Ｓep
t.１９７８）〕。この回路は、予め設定しておいた基準
値と入力データを比較し、入力データ≧基準値の条件を
満たす時に出力が“Ｌ”となる。従って基準値としては
最上位アドレスより１ビット上位のアドレスを指定すれ
ばよい。例えば６ワード構成ならば、基準値は「１１
０」に設定すればよい。また図８に示したように、基準
値「０」，「１」に対応する回路は高々６ゲートで実現
することができる。

【００３５】このような制御を行なうことにより、無駄
なサイクルが生じテスト時間は増大するが、内蔵形ＲＡ
Ｍのワード数は数ｋ程度であり元々テスト時間は短く問
題とならない。例えば１ｋワードのＲＡＭを１０ＭＨｚ
の周波数でテストしてもテストに必要な時間は１．２ｍ
ｓに過ぎない。このようにワード数が２のべき乗に一致
しない仕様のＲＡＭに対しても、大小比較判定回路を搭
載することにより、ステップアドレスを用いてパタンを
生成する手法を適用することができる。

【００３６】

【発明の効果】以上説明したように、本発明のテスト回
路を用いれば、少ないハード量で多種のワード・ビット
構成に柔軟に対応できるメモリ用ＢＩＳＴ回路を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第１の実施例においてカウンタ出力を
加工するために用いる回路例図である。

【図３】本発明の第１の実施例においてカウンタ出力を
加工するために用いる回路例図である。

【図４】本発明の第１の実施例においてカウンタ出力を
加工するために用いる回路例図である。

【図５】本発明の第２の実施例として２ポートＲＡＭの
概念を示すブロック図である。

【図６】２ポートＲＡＭ用テストパタンの１例を示す図
である。

【図７】本発明の第３の実施例を示すブロック図であ
る。

【図８】本発明の第３の実施例に用いる大小判定回路の
例を示すブロック図である。

【図９】チェッカボードパタンの例を示すブロック図で
ある。

【図１０】チェッカボードパタンの信号波形例図であ
る。

【図１１】マーチパタンの１例を示す図である。

【図１２】マーチパタンの信号波形例図である。

【符号の説明】

Ｓ０，Ｓ１，Ｓ２ステップアドレスＴ１，Ｔ２，Ｔ３，Ｔ４カウンタ出力ＸＯＲ排他的論理和回路Ａ０，Ａ１アドレスＷＥＮ書き込み制御信号Ｄｉ書き込みデータＴＥＮＤテスト終了信号ＵアドレスインクリメントＤアドレスディクリメントＴＭＢＩＳＴ活性化信号ＣＳＮＲＡＭ選択信号

Claims

【特許請求の範囲】

【請求項１】全メモリセルに対するアクセスを複数回
繰り返し行うことによってなるメモリ用テストパタンの
生成において、該メモリ用テストパタンを全メモリセルを１回アクセス
する毎に区切ってグループ化し、それぞれのグリープを
ステップと表現し、該グループに識別するための番号と
してステップアドレスを付与し、前記ステップアドレス
に基づいて２進カウンタの出力を加工することにより前
記テストパタンを生成する手段を有することを特徴とす
るメモリ用テストパタン生成回路。
【請求項２】全メモリセルに対するアクセスを複数回
繰り返し行うことによってなるメモリ用テトスパタンの
生成において、該メモリ用テトスパタンを全メモリセルを１回アクセス
する毎に区切ってグループ化し、それぞれのグループを
ステップと表現し、該グループに識別するための番号と
してステップアドレスを付与し、前記ステップアドレス
に基づいて２進カウンタの出力を加工することにより前
記テストパタンを生成する手段と、該生成された前記テストパタンの中にテストに不要なテ
ストパタンが存在するか否かを判定するための大小比較
判定回路と、前記テストパタンが不要と判定された場合にはメモリを
非選択状態に設定する制御手段とを有することを特徴と
するメモリ用テストパタン生成回路。