JPH09204317A - 誤り検出訂正回路の診断装置 - Google Patents
誤り検出訂正回路の診断装置Info
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- JPH09204317A JPH09204317A JP8012903A JP1290396A JPH09204317A JP H09204317 A JPH09204317 A JP H09204317A JP 8012903 A JP8012903 A JP 8012903A JP 1290396 A JP1290396 A JP 1290396A JP H09204317 A JPH09204317 A JP H09204317A
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Abstract
(57)【要約】
【課題】 上位装置または診断制御装置を介在させず
に、テストデータのすべてのパターンを逐次生成し、さ
らに各パターンごとにすべての極性反転パターンを逐次
生成する。 【解決手段】 テストデータを生成するために加算器１
および２と，信号反転回路６を設けることにより、全デ
ータパターンでＥＣＧ部２１およびＥＣＣ部２２の診断
を実施することができる。すなわち、上位装置や診断制
御装置を介在させずに、短時間のうちに誤り検出訂正回
路の正常性を精度よく診断できるという効果がある。
に、テストデータのすべてのパターンを逐次生成し、さ
らに各パターンごとにすべての極性反転パターンを逐次
生成する。 【解決手段】 テストデータを生成するために加算器１
および２と，信号反転回路６を設けることにより、全デ
ータパターンでＥＣＧ部２１およびＥＣＣ部２２の診断
を実施することができる。すなわち、上位装置や診断制
御装置を介在させずに、短時間のうちに誤り検出訂正回
路の正常性を精度よく診断できるという効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は誤り検出訂正回路の
診断装置に関し、特に誤り検出訂正符号生成部（以下、
ＥＣＧ部という。）および誤り検出訂正部（以下、ＥＣ
Ｃ部という。）を有する誤り検出訂正回路の診断装置に
関する。
診断装置に関し、特に誤り検出訂正符号生成部（以下、
ＥＣＧ部という。）および誤り検出訂正部（以下、ＥＣ
Ｃ部という。）を有する誤り検出訂正回路の診断装置に
関する。
【０００２】
【従来の技術】情報処理システムの信頼性を向上させる
ためには、各構成装置の正常動作を確保しなければなら
ない。誤り検出訂正回路は主として記憶装置に採用さ
れ、書き込み／読み出しの際に発生する恐れのある１ビ
ットエラーを検出訂正することができる。しかしなが
ら、上記のような誤り検出訂正回路自身の誤動作も皆無
ではなく、その正常性を診断することが重要である。
ためには、各構成装置の正常動作を確保しなければなら
ない。誤り検出訂正回路は主として記憶装置に採用さ
れ、書き込み／読み出しの際に発生する恐れのある１ビ
ットエラーを検出訂正することができる。しかしなが
ら、上記のような誤り検出訂正回路自身の誤動作も皆無
ではなく、その正常性を診断することが重要である。
【０００３】従来、このような誤り検出訂正回路の診断
については種々の工夫が施されてきた。たとえば、特開
昭５８−２０７１５５号公報によれば、上位装置あるい
は診断制御装置によりＥＣＧ部へテストデータを与え、
診断制御部の制御により制御部の出力データの一部信号
の極性を反転し、ＥＣＣ部へ入力する。そして、ＥＣＣ
部が送出するエラー検出信号を参照することによって、
ＥＣＧ部とＥＣＣ部の正常性を診断していた。
については種々の工夫が施されてきた。たとえば、特開
昭５８−２０７１５５号公報によれば、上位装置あるい
は診断制御装置によりＥＣＧ部へテストデータを与え、
診断制御部の制御により制御部の出力データの一部信号
の極性を反転し、ＥＣＣ部へ入力する。そして、ＥＣＣ
部が送出するエラー検出信号を参照することによって、
ＥＣＧ部とＥＣＣ部の正常性を診断していた。
【０００４】
【発明が解決しようとする課題】上記のような誤り検出
訂正回路の診断方法において、診断の精度を向上させる
ためには、ＥＣＧ部へのテストデータのパターンを多数
用意すること，およびＥＣＧ部の出力データの信号の一
部の極性を反転するパターンを増加することが必要であ
る。したがって、信頼度の高い確実な診断を行なうため
には長時間を要し、その間上位装置や診断制御装置を拘
束しなければならない。
訂正回路の診断方法において、診断の精度を向上させる
ためには、ＥＣＧ部へのテストデータのパターンを多数
用意すること，およびＥＣＧ部の出力データの信号の一
部の極性を反転するパターンを増加することが必要であ
る。したがって、信頼度の高い確実な診断を行なうため
には長時間を要し、その間上位装置や診断制御装置を拘
束しなければならない。
【０００５】すなわち、上位装置または診断制御装置は
上記のテストデータのパターンを多数生成する手段を備
えると共に、各パターンごとにＥＣＧ部の出力信号の極
性を反転する複数の制御信号を設定しなければならな
い。
上記のテストデータのパターンを多数生成する手段を備
えると共に、各パターンごとにＥＣＧ部の出力信号の極
性を反転する複数の制御信号を設定しなければならな
い。
【０００６】本発明の目的は、上位装置または診断制御
装置を介在させずに、テストデータのすべてのパターン
を逐次生成し、さらに各パターンごとにすべての極性反
転パターンを逐次生成するようにして、上記の欠点を改
善した誤り検出訂正回路の診断装置を提供することにあ
る。
装置を介在させずに、テストデータのすべてのパターン
を逐次生成し、さらに各パターンごとにすべての極性反
転パターンを逐次生成するようにして、上記の欠点を改
善した誤り検出訂正回路の診断装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明による誤り検出訂
正回路の診断装置は、書き込みデータに誤り検出訂正符
号を付加して記憶部に書き込む誤り検出訂正符号生成部
と、前記記憶部から読み出したデータに含まれる１ビッ
トのエラーを検出訂正し読み出しデータとして送出する
誤り検出訂正部とを有する記憶装置において、カウンタ
が設定するテストデータに前記誤り検出訂正符号生成部
を介して誤り検出訂正符号を付加して診断データを生成
し、前記診断データを１ビットごとに反転して前記誤り
検出訂正部に入力し、前記誤り検出訂正部が送出するエ
ラー検出信号によってその正常性を判断するようにして
構成される。
正回路の診断装置は、書き込みデータに誤り検出訂正符
号を付加して記憶部に書き込む誤り検出訂正符号生成部
と、前記記憶部から読み出したデータに含まれる１ビッ
トのエラーを検出訂正し読み出しデータとして送出する
誤り検出訂正部とを有する記憶装置において、カウンタ
が設定するテストデータに前記誤り検出訂正符号生成部
を介して誤り検出訂正符号を付加して診断データを生成
し、前記診断データを１ビットごとに反転して前記誤り
検出訂正部に入力し、前記誤り検出訂正部が送出するエ
ラー検出信号によってその正常性を判断するようにして
構成される。
【０００８】また、本発明による誤り検出訂正回路の診
断装置は、書き込みデータに誤り検出訂正符号を付加し
て記憶部に書き込む誤り検出訂正符号生成部と、前記記
憶部から読み出したデータに含まれる１ビットのエラー
を検出訂正し読み出しデータとして送出する誤り検出訂
正部とを有する記憶装置において、前記誤り検出訂正符
号生成部および前記誤り検出訂正部を含む誤り検出訂正
回路を診断するテストデータを保持するフリップフロッ
プと、前記テストデータを逐次変更して設定するカウン
タと、前記フリップフロップの内容および前記カウンタ
の内容を逐次変更する加算器と、前記テストデータに前
記誤り検出訂正符号生成部を介して誤り検出訂正符号を
付加した診断データのビット列に対応するデコード信号
を前記カウンタの出力信号に従って生成するデコーダ
と、前記診断データおよび前記デコード信号を入力し前
記診断データの任意の１ビットを反転して前記誤り検出
訂正部に送出する信号反転回路とを具備し、前記誤り検
出訂正部が前記信号反転回路の生成した１ビットエラー
を検出訂正するか否かを検知するようにして構成され
る。
断装置は、書き込みデータに誤り検出訂正符号を付加し
て記憶部に書き込む誤り検出訂正符号生成部と、前記記
憶部から読み出したデータに含まれる１ビットのエラー
を検出訂正し読み出しデータとして送出する誤り検出訂
正部とを有する記憶装置において、前記誤り検出訂正符
号生成部および前記誤り検出訂正部を含む誤り検出訂正
回路を診断するテストデータを保持するフリップフロッ
プと、前記テストデータを逐次変更して設定するカウン
タと、前記フリップフロップの内容および前記カウンタ
の内容を逐次変更する加算器と、前記テストデータに前
記誤り検出訂正符号生成部を介して誤り検出訂正符号を
付加した診断データのビット列に対応するデコード信号
を前記カウンタの出力信号に従って生成するデコーダ
と、前記診断データおよび前記デコード信号を入力し前
記診断データの任意の１ビットを反転して前記誤り検出
訂正部に送出する信号反転回路とを具備し、前記誤り検
出訂正部が前記信号反転回路の生成した１ビットエラー
を検出訂正するか否かを検知するようにして構成され
る。
【０００９】さらに、本発明による誤り検出訂正回路の
診断装置は、前記誤り検出訂正部が送出するデータを前
記フリップフロップに保持されているテストデータと比
較して両者が一致しないときエラー信号を送出する比較
器を備えるようにして構成される。
診断装置は、前記誤り検出訂正部が送出するデータを前
記フリップフロップに保持されているテストデータと比
較して両者が一致しないときエラー信号を送出する比較
器を備えるようにして構成される。
【００１０】すなわち、本発明では、ＥＣＧ部へのテス
トデータを加算器によって連続して変化させている。こ
のため上位装置を使わずに高速にすべてのデータパター
ンをＥＣＧ部へ入力することができる。
トデータを加算器によって連続して変化させている。こ
のため上位装置を使わずに高速にすべてのデータパター
ンをＥＣＧ部へ入力することができる。
【００１１】さらに、ＥＣＧ部からの出力信号を反転さ
せるために使うデコーダーの入力信号を加算器によって
発生させている。このため上位装置を使わずに高速にす
べてのエラーパターンを発生させることができる。
せるために使うデコーダーの入力信号を加算器によって
発生させている。このため上位装置を使わずに高速にす
べてのエラーパターンを発生させることができる。
【００１２】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００１３】図１は本発明の実施の形態を示すブロック
図である。同図において、本発明による誤り検出訂正回
路の診断装置は、ライトデータ３１に誤り検出訂正符号
を付加してＲＡＭ部２０に書き込むＥＣＧ部２１と、前
記ＲＡＭ部から読み出したデータに含まれる１ビットの
エラーを検出訂正しリードデータ３２として送出するＥ
ＣＣ部２２とを有する記憶装置において、前記ＥＣＧ部
および前記ＥＣＣ部を含む誤り検出訂正回路を診断する
テストデータ３５を保持するフリップフロップ（以下、
Ｆ／Ｆという。）４と、前記テストデータを逐次変更し
て設定するカウンタ３と、前記Ｆ／Ｆの内容および前記
カウンタの内容を逐次変更する加算器１および２と、前
記テストデータ３５に前記ＥＣＧ部を介して誤り検出訂
正符号を付加した診断データ３６のビット列に対応する
デコード信号を前記カウンタの出力信号に従って生成す
るデコーダ５と、前記診断データ３６および前記デコー
ド信号を入力し前記診断データの任意の１ビットを反転
して前記ＥＣＣ部に送出する信号反転回路６とを具備す
る。
図である。同図において、本発明による誤り検出訂正回
路の診断装置は、ライトデータ３１に誤り検出訂正符号
を付加してＲＡＭ部２０に書き込むＥＣＧ部２１と、前
記ＲＡＭ部から読み出したデータに含まれる１ビットの
エラーを検出訂正しリードデータ３２として送出するＥ
ＣＣ部２２とを有する記憶装置において、前記ＥＣＧ部
および前記ＥＣＣ部を含む誤り検出訂正回路を診断する
テストデータ３５を保持するフリップフロップ（以下、
Ｆ／Ｆという。）４と、前記テストデータを逐次変更し
て設定するカウンタ３と、前記Ｆ／Ｆの内容および前記
カウンタの内容を逐次変更する加算器１および２と、前
記テストデータ３５に前記ＥＣＧ部を介して誤り検出訂
正符号を付加した診断データ３６のビット列に対応する
デコード信号を前記カウンタの出力信号に従って生成す
るデコーダ５と、前記診断データ３６および前記デコー
ド信号を入力し前記診断データの任意の１ビットを反転
して前記ＥＣＣ部に送出する信号反転回路６とを具備す
る。
【００１４】さらに、セレクタ２３および２４は通常の
運用モードと診断モードとを切替える機能を有し、診断
モードセレクト信号３３によって作動する。
運用モードと診断モードとを切替える機能を有し、診断
モードセレクト信号３３によって作動する。
【００１５】なお、Ｆ／Ｆ４はセレクタ２３の出力を入
力信号とする４ビット構成でリセット機能を備えてい
る。また、カウンタ３は加算器２の出力を入力信号とす
る３ビット構成のＦ／Ｆであり、リセット機能を備えて
いる。さらに、加算器２は上記のカウンタ３の出力を入
力信号とし、それに“１”を加算して出力し、それを再
びカウンタ３に入力する。このとき、オーバフローが発
生したら、それをオーバーフロー信号３４として加算器
１へ送出する。そして、このとき加算器１はＦ／Ｆ４の
出力信号に“１”を加算して出力し、これをＦ／Ｆ４に
入力し新たなテストデータ３５とする。
力信号とする４ビット構成でリセット機能を備えてい
る。また、カウンタ３は加算器２の出力を入力信号とす
る３ビット構成のＦ／Ｆであり、リセット機能を備えて
いる。さらに、加算器２は上記のカウンタ３の出力を入
力信号とし、それに“１”を加算して出力し、それを再
びカウンタ３に入力する。このとき、オーバフローが発
生したら、それをオーバーフロー信号３４として加算器
１へ送出する。そして、このとき加算器１はＦ／Ｆ４の
出力信号に“１”を加算して出力し、これをＦ／Ｆ４に
入力し新たなテストデータ３５とする。
【００１６】次に、上記の誤り検出訂正回路の診断装置
の動作について説明する。
の動作について説明する。
【００１７】まず、通常運用時、ＲＡＭ部２０へのデー
タ書き込み動作では、診断モードセレクト信号３３は論
理“０”である。この時、Ｆ／Ｆ４にはライトデータ３
１が入力される。そしてＦ／Ｆ４の出力信号およびＥＣ
Ｇ部２１の出力信号はＲＡＭ部２０へ入力される。
タ書き込み動作では、診断モードセレクト信号３３は論
理“０”である。この時、Ｆ／Ｆ４にはライトデータ３
１が入力される。そしてＦ／Ｆ４の出力信号およびＥＣ
Ｇ部２１の出力信号はＲＡＭ部２０へ入力される。
【００１８】ＲＡＭ部２０からのデータ読み出し動作で
は、ＲＡＭ部の出力信号はＥＣＣ部２２へ入力され、入
力データの誤りを検出訂正されたＥＣＣ部の出力信号は
リードデータ３２となる。
は、ＲＡＭ部の出力信号はＥＣＣ部２２へ入力され、入
力データの誤りを検出訂正されたＥＣＣ部の出力信号は
リードデータ３２となる。
【００１９】診断時は、診断モードセレクト信号３３は
論理“１”となる。そしてリセット信号により、Ｆ／Ｆ
４およびカウンタ３の初期値を“０”にする。この時デ
コーダ５の出力は、“１０００００００”となり、信号
反転回路６は診断データ３６のビット０を反転し、ＥＣ
Ｃ部２２へ入力する。
論理“１”となる。そしてリセット信号により、Ｆ／Ｆ
４およびカウンタ３の初期値を“０”にする。この時デ
コーダ５の出力は、“１０００００００”となり、信号
反転回路６は診断データ３６のビット０を反転し、ＥＣ
Ｃ部２２へ入力する。
【００２０】このときＥＣＧ部２１およびＥＣＣ部２２
が正常ならば、ＥＣＣエラー検出信号３７は論理“１”
となる。ＥＣＣエラー検出信号３７を常に観測し、それ
が論理“１”以外であれば異常であることがわかる。
が正常ならば、ＥＣＣエラー検出信号３７は論理“１”
となる。ＥＣＣエラー検出信号３７を常に観測し、それ
が論理“１”以外であれば異常であることがわかる。
【００２１】次に、カウンタ３には加算器２によって
“００１”の値を入力する。この時Ｆ／Ｆ４は“０００
０”のままであるが、デコーダ５の出力は“０１０００
０００”となり、信号反転回路６は診断データのビット
１を反転しＥＣＣ部２２へ入力する。この時もＥＣＣエ
ラー検出信号３７を観測することにより、回路の異常を
知ることができる。
“００１”の値を入力する。この時Ｆ／Ｆ４は“０００
０”のままであるが、デコーダ５の出力は“０１０００
０００”となり、信号反転回路６は診断データのビット
１を反転しＥＣＣ部２２へ入力する。この時もＥＣＣエ
ラー検出信号３７を観測することにより、回路の異常を
知ることができる。
【００２２】同様にしてカウンタ３が“１１１”になる
まで診断を行う。その後、カウンタ３が“０００”とな
るとき、加算器２のオーバーフロー信号３４が“１”に
なる。このとき加算器１は入力信号に１を加えた“００
０１”をＦ／Ｆ４へ入力する。この後も同様にカウンタ
３の値が“０００”から“１１１”になるまで診断を行
う。
まで診断を行う。その後、カウンタ３が“０００”とな
るとき、加算器２のオーバーフロー信号３４が“１”に
なる。このとき加算器１は入力信号に１を加えた“００
０１”をＦ／Ｆ４へ入力する。この後も同様にカウンタ
３の値が“０００”から“１１１”になるまで診断を行
う。
【００２３】すなわち、上記のようにしてＦ／Ｆ４を
“００００”から“１１１１”まで変化させ、それぞれ
において診断データ３６を１ビットずつ全ビット反転さ
せたパターンで診断を行う。
“００００”から“１１１１”まで変化させ、それぞれ
において診断データ３６を１ビットずつ全ビット反転さ
せたパターンで診断を行う。
【００２４】図２は本発明の実施の他の形態を示すブロ
ック図である。同図において、本発明の誤り検出訂正回
路の診断装置は、診断モードのときＥＣＣ部２２の出力
データとＦ／Ｆ４が保持するテストデータ３５とを比較
する比較器７を備えている。そして比較器７は両者が一
致しないときに比較エラー検出信号３８を送出する。上
記以外の構成および機能は図１に示すものと同じであ
る。
ック図である。同図において、本発明の誤り検出訂正回
路の診断装置は、診断モードのときＥＣＣ部２２の出力
データとＦ／Ｆ４が保持するテストデータ３５とを比較
する比較器７を備えている。そして比較器７は両者が一
致しないときに比較エラー検出信号３８を送出する。上
記以外の構成および機能は図１に示すものと同じであ
る。
【００２５】図２において、診断モードでは、比較器７
はＥＣＣ部２２の出力データをテストデータ３５と比較
し、一致したならば比較エラー検出信号３８を論理
“０”とする。したがってＥＣＣエラー検出信号３７と
比較エラー検出信号３８とを常に観測し、ＥＣＣエラー
検出信号３７が論理“１”および比較エラー検出信号３
８が論理“０”以外であれば異常であることがわかる。
はＥＣＣ部２２の出力データをテストデータ３５と比較
し、一致したならば比較エラー検出信号３８を論理
“０”とする。したがってＥＣＣエラー検出信号３７と
比較エラー検出信号３８とを常に観測し、ＥＣＣエラー
検出信号３７が論理“１”および比較エラー検出信号３
８が論理“０”以外であれば異常であることがわかる。
【００２６】すなわち、ＥＣＣエラー検出信号の有無に
加えて、誤り検出訂正回路への入力データとその出力デ
ータとを比較した比較エラー検出信号を観測することに
より、その正常性を高精度で診断することができる。
加えて、誤り検出訂正回路への入力データとその出力デ
ータとを比較した比較エラー検出信号を観測することに
より、その正常性を高精度で診断することができる。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明は
テストデータを生成するために加算器と信号反転回路を
設けることにより、全データパターンでＥＣＧ部および
ＥＣＣ部の診断を実施することができる。すなわち、上
位装置や診断制御装置を介在させずに、短時間のうちに
誤り検出訂正回路の正常性を精度よく診断できるという
効果がある。
テストデータを生成するために加算器と信号反転回路を
設けることにより、全データパターンでＥＣＧ部および
ＥＣＣ部の診断を実施することができる。すなわち、上
位装置や診断制御装置を介在させずに、短時間のうちに
誤り検出訂正回路の正常性を精度よく診断できるという
効果がある。
【図１】本発明の実施の形態を示すブロック図。
【図２】本発明の実施の他の形態を示すブロック図。
１，２ 加算器 ３ カウンタ ４ Ｆ／Ｆ ５ デコーダ ６ 信号反転回路 ７ 比較器 ２０ ＲＡＭ部 ２１ ＥＣＧ部 ２２ ＥＣＣ部 ２３，２４ セレクタ ３３ 診断モードセレクト信号 ３７ ＥＣＣエラー検出信号 ３８ 比較エラー検出信号
Claims (3)
- 【請求項１】 書き込みデータに誤り検出訂正符号を付
加して記憶部に書き込む誤り検出訂正符号生成部と、前
記記憶部から読み出したデータに含まれる１ビットのエ
ラーを検出訂正し読み出しデータとして送出する誤り検
出訂正部とを有する記憶装置において、カウンタが設定
するテストデータに前記誤り検出訂正符号生成部を介し
て誤り検出訂正符号を付加して診断データを生成し、前
記診断データを１ビットごとに反転して前記誤り検出訂
正部に入力し、前記誤り検出訂正部が送出するエラー検
出信号によってその正常性を判断することを特徴とする
誤り検出訂正回路の診断装置。 - 【請求項２】 書き込みデータに誤り検出訂正符号を付
加して記憶部に書き込む誤り検出訂正符号生成部と、前
記記憶部から読み出したデータに含まれる１ビットのエ
ラーを検出訂正し読み出しデータとして送出する誤り検
出訂正部とを有する記憶装置において、 前記誤り検出訂正符号生成部および前記誤り検出訂正部
を含む誤り検出訂正回路を診断するテストデータを保持
するフリップフロップと、前記テストデータを逐次変更
して設定するカウンタと、前記フリップフロップの内容
および前記カウンタの内容を逐次変更する加算器と、前
記テストデータに前記誤り検出訂正符号生成部を介して
誤り検出訂正符号を付加した診断データのビット列に対
応するデコード信号を前記カウンタの出力信号に従って
生成するデコーダと、前記診断データおよび前記デコー
ド信号を入力し前記診断データの任意の１ビットを反転
して前記誤り検出訂正部に送出する信号反転回路とを具
備し、 前記誤り検出訂正部が前記信号反転回路の生成した１ビ
ットエラーを検出訂正するか否かを検知することを特徴
とする誤り検出訂正回路の診断装置。 - 【請求項３】 請求項２記載の誤り検出訂正回路の診断
装置において、前記誤り検出訂正部が送出するデータを
前記フリップフロップに保持されているテストデータと
比較して両者が一致しないときエラー信号を送出する比
較器を備えることを特徴とする誤り検出訂正回路の診断
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012903A JP2806856B2 (ja) | 1996-01-29 | 1996-01-29 | 誤り検出訂正回路の診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012903A JP2806856B2 (ja) | 1996-01-29 | 1996-01-29 | 誤り検出訂正回路の診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204317A true JPH09204317A (ja) | 1997-08-05 |
| JP2806856B2 JP2806856B2 (ja) | 1998-09-30 |
Family
ID=11818339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012903A Expired - Lifetime JP2806856B2 (ja) | 1996-01-29 | 1996-01-29 | 誤り検出訂正回路の診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806856B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055384A (ja) * | 2008-08-28 | 2010-03-11 | Fujitsu Ltd | 接続状態診断装置 |
| JPWO2012137323A1 (ja) * | 2011-04-06 | 2014-07-28 | 富士通株式会社 | 情報処理装置及び疑似障害発生方法 |
| JP2017004588A (ja) * | 2015-06-10 | 2017-01-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 誤り訂正能力をテストするための回路および方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-01-29 JP JP8012903A patent/JP2806856B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2806856B2 (ja) | 1998-09-30 |
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