JPH09311825A - Ｒｏｍ監視回路 - Google Patents
Ｒｏｍ監視回路Info
- Publication number
- JPH09311825A JPH09311825A JP8128102A JP12810296A JPH09311825A JP H09311825 A JPH09311825 A JP H09311825A JP 8128102 A JP8128102 A JP 8128102A JP 12810296 A JP12810296 A JP 12810296A JP H09311825 A JPH09311825 A JP H09311825A
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- JP
- Japan
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- rom
- data
- parity
- circuit
- monitoring
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- Withdrawn
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭから出力されたデータを監視すること
により、ＲＯＭの異常を監視するＲＯＭ監視回路を提供
する。 【解決手段】 ＲＯＭ１１に記憶させるデータの垂直パ
リティをデータとともに記憶させる。アドレス生成回路
１２からアドレス信号が入力されると、ＲＯＭは、入力
アドレスａに対応するデータｂと、その垂直パリティ
ｃ，ｄを出力する。パリティチェック回路１３は、入力
されるデータｂを垂直パリティｃ，ｄを用いてパリティ
チェックし、監視結果ｅとして出力する。
により、ＲＯＭの異常を監視するＲＯＭ監視回路を提供
する。 【解決手段】 ＲＯＭ１１に記憶させるデータの垂直パ
リティをデータとともに記憶させる。アドレス生成回路
１２からアドレス信号が入力されると、ＲＯＭは、入力
アドレスａに対応するデータｂと、その垂直パリティ
ｃ，ｄを出力する。パリティチェック回路１３は、入力
されるデータｂを垂直パリティｃ，ｄを用いてパリティ
チェックし、監視結果ｅとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭ監視回路に
関する。
関する。
【０００２】
【従来の技術】従来のＲＯＭを用いたデータ出力回路
は、図４に示すように、ＲＯＭ４１とアドレス生成回路
４２とを有している。アドレス生成回路４２からのアド
レス信号ｋは、ＲＯＭ４１のアドレス端子に入力され
る。ＲＯＭ４１は、アドレス端子に入力されたアドレス
信号に応答して、予め書き込まれている情報をデータｍ
として出力する。ここで、ＲＯＭ４１から出力されるデ
ータｍは情報信号のみであって、監視信号は含まれてい
ない。つまり、ＲＯＭの監視は行われていない。
は、図４に示すように、ＲＯＭ４１とアドレス生成回路
４２とを有している。アドレス生成回路４２からのアド
レス信号ｋは、ＲＯＭ４１のアドレス端子に入力され
る。ＲＯＭ４１は、アドレス端子に入力されたアドレス
信号に応答して、予め書き込まれている情報をデータｍ
として出力する。ここで、ＲＯＭ４１から出力されるデ
ータｍは情報信号のみであって、監視信号は含まれてい
ない。つまり、ＲＯＭの監視は行われていない。
【０００３】なお、特開平２−２２０１５６号公報に
は、パリティチェックにより、メモリの書き込み及び読
み出し動作において生じる誤りを検出するメモリ動作診
断方式が開示されている。しかしながら、このメモリ動
作診断方式はＲＯＭを対象とするものではない。
は、パリティチェックにより、メモリの書き込み及び読
み出し動作において生じる誤りを検出するメモリ動作診
断方式が開示されている。しかしながら、このメモリ動
作診断方式はＲＯＭを対象とするものではない。
【０００４】また、特開昭５９−３６３９７号公報に
は、ＲＯＭから読み出したマイクロ命令のパリティチェ
ックを行うパリティチェック装置が開示されている。し
かしながら、このパリティチェック装置は、マイクロプ
ログラム全体が正しく読み出せたか否かを水平パリティ
を用いてチェックするもので、ＲＯＭ自体を監視するも
のではない。
は、ＲＯＭから読み出したマイクロ命令のパリティチェ
ックを行うパリティチェック装置が開示されている。し
かしながら、このパリティチェック装置は、マイクロプ
ログラム全体が正しく読み出せたか否かを水平パリティ
を用いてチェックするもので、ＲＯＭ自体を監視するも
のではない。
【０００５】
【発明が解決しようとする課題】従来のデータ出力回路
では、ＲＯＭ自体の異常の監視は行われておらず、ＲＯ
Ｍの異常を検出するためには、ＲＯＭから出力されたデ
ータを使用する他の回路において間接的に検出しなけれ
ばならない。
では、ＲＯＭ自体の異常の監視は行われておらず、ＲＯ
Ｍの異常を検出するためには、ＲＯＭから出力されたデ
ータを使用する他の回路において間接的に検出しなけれ
ばならない。
【０００６】本発明は、ＲＯＭから出力されたデータを
監視することにより、ＲＯＭの異常を監視するＲＯＭ監
視回路を提供することを目的とする。
監視することにより、ＲＯＭの異常を監視するＲＯＭ監
視回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、データ
と、該データの垂直パリティとを記憶し、入力されるア
ドレスに応じて前記データと前記垂直パリティとを出力
するＲＯＭと、該ＲＯＭから出力される前記データと前
記垂直パリティとを用いてパリティチェックを行う監視
手段とを有することを特徴とするＲＯＭ監視回路が得ら
れる。
と、該データの垂直パリティとを記憶し、入力されるア
ドレスに応じて前記データと前記垂直パリティとを出力
するＲＯＭと、該ＲＯＭから出力される前記データと前
記垂直パリティとを用いてパリティチェックを行う監視
手段とを有することを特徴とするＲＯＭ監視回路が得ら
れる。
【０００８】また、本発明によれば、ＲＯＭにデータ
と、該データの垂直パリティとを記憶させ、前記データ
を読み出す際に、該データに対応する前記垂直パリティ
をも読み出してパリティチェックを行い、前記ＲＯＭの
異常を監視するＲＯＭ監視方法が得られる。
と、該データの垂直パリティとを記憶させ、前記データ
を読み出す際に、該データに対応する前記垂直パリティ
をも読み出してパリティチェックを行い、前記ＲＯＭの
異常を監視するＲＯＭ監視方法が得られる。
【０００９】
【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について説明する。図１に本発明のＲＯＭ監
視回路の一実施の形態を示す。図１のＲＯＭ監視回路
は、ＲＯＭ１１と、アドレス生成回路１２と、パリティ
チェック回路（ＰＴＹ ＣＨＫ回路）１３とを有してい
る。
実施の形態について説明する。図１に本発明のＲＯＭ監
視回路の一実施の形態を示す。図１のＲＯＭ監視回路
は、ＲＯＭ１１と、アドレス生成回路１２と、パリティ
チェック回路（ＰＴＹ ＣＨＫ回路）１３とを有してい
る。
【００１０】ＲＯＭ１１には、アドレスに対応させてデ
ータと、データの垂直パリティとが記憶されている。垂
直パリティは、偶数パリティまたは奇数パリティのいず
れ一方でも構わないが、ここでは、ＲＯＭ出力データの
はりつき等を考慮して、両方のパリティを記憶させてお
く。
ータと、データの垂直パリティとが記憶されている。垂
直パリティは、偶数パリティまたは奇数パリティのいず
れ一方でも構わないが、ここでは、ＲＯＭ出力データの
はりつき等を考慮して、両方のパリティを記憶させてお
く。
【００１１】アドレス生成回路１２からのアドレス信号
ａは、ＲＯＭ１１のアドレス端子に入力される。ＲＯＭ
１１は、入力されるアドレス信号ａに応答して、データ
ｂを出力するとともに、データｂの垂直パリティｃ（偶
数パリティ）及びｄ（奇数パリティ）を出力する。デー
タｂは、後段のデータ処理回路へ出力されるとともに、
パリティチェック回路１３に入力される。また、データ
ｂの垂直パリティｃ及びｄは、パリティチェック回路１
３に入力される。
ａは、ＲＯＭ１１のアドレス端子に入力される。ＲＯＭ
１１は、入力されるアドレス信号ａに応答して、データ
ｂを出力するとともに、データｂの垂直パリティｃ（偶
数パリティ）及びｄ（奇数パリティ）を出力する。デー
タｂは、後段のデータ処理回路へ出力されるとともに、
パリティチェック回路１３に入力される。また、データ
ｂの垂直パリティｃ及びｄは、パリティチェック回路１
３に入力される。
【００１２】パリティチェック回路１３は、入力された
データｂを、同じく入力された垂直パリティｃ及びｄと
を用いてパリティチェックし、その結果を監視結果ｅと
して出力する。
データｂを、同じく入力された垂直パリティｃ及びｄと
を用いてパリティチェックし、その結果を監視結果ｅと
して出力する。
【００１３】ここで、図２に示すような、アドレス信号
線が３本（ＲＯＭ１１のアドレス入力端子３端子）で、
ＲＯＭ１１の出力端子が５端子（データ出力端子が３端
子、パリティ出力端子が２端子）のＲＯＭ監視回路を考
える。そして、このＲＯＭ監視回路の動作を図３を参照
して説明する。
線が３本（ＲＯＭ１１のアドレス入力端子３端子）で、
ＲＯＭ１１の出力端子が５端子（データ出力端子が３端
子、パリティ出力端子が２端子）のＲＯＭ監視回路を考
える。そして、このＲＯＭ監視回路の動作を図３を参照
して説明する。
【００１４】アドレス生成回路２２は、２0 、２1 、及
び２2 のアドレス信号を出力し、アドレス０〜７（出力
ｆ）を発生する。アドレス生成回路２２の出力は、ＲＯ
Ｍ２１のアドレス入力端子に入力される。
び２2 のアドレス信号を出力し、アドレス０〜７（出力
ｆ）を発生する。アドレス生成回路２２の出力は、ＲＯ
Ｍ２１のアドレス入力端子に入力される。
【００１５】ＲＯＭ２１は、アドレス０〜７にそれぞれ
対応するデータｇ１、ｇ２、及びｇ３を出力する。同時
に、ＲＯＭ２１は、データｇ１、ｇ２、及びｇ３の垂直
パリティｈ（偶数パリティ）及びｉ（奇数パリティ）を
出力する。
対応するデータｇ１、ｇ２、及びｇ３を出力する。同時
に、ＲＯＭ２１は、データｇ１、ｇ２、及びｇ３の垂直
パリティｈ（偶数パリティ）及びｉ（奇数パリティ）を
出力する。
【００１６】データｇ１、ｇ２、及びｇ３と、垂直パリ
ティｈ及びｉは、パリティチェック回路２３に入力さ
れ、パリティチェックの結果が監視結果ｊとして出力さ
れる。こうして、ＲＯＭの出力データを監視することに
ＲＯＭの異常を監視することができる。
ティｈ及びｉは、パリティチェック回路２３に入力さ
れ、パリティチェックの結果が監視結果ｊとして出力さ
れる。こうして、ＲＯＭの出力データを監視することに
ＲＯＭの異常を監視することができる。
【００１７】
【発明の効果】本発明のＲＯＭ監視回路によれば、ＲＯ
Ｍに書き込まれるデータの垂直パリティをデータととも
に書き込んでおき、ＲＯＭから出力されるデータを垂直
パリティを用いてパリティチェックするようにしたこと
で、ＲＯＭの異常を監視することができる。
Ｍに書き込まれるデータの垂直パリティをデータととも
に書き込んでおき、ＲＯＭから出力されるデータを垂直
パリティを用いてパリティチェックするようにしたこと
で、ＲＯＭの異常を監視することができる。
【００１８】また、偶数パリティ及び奇数パリティの両
方を用いて監視を行うようにしたことで、ＲＯＭの異常
により出力がＨレベルまたはＬレベルに固定してしまっ
た場合にも正常に監視を行うことができる。
方を用いて監視を行うようにしたことで、ＲＯＭの異常
により出力がＨレベルまたはＬレベルに固定してしまっ
た場合にも正常に監視を行うことができる。
【図１】本発明のＲＯＭ監視回路の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１のＲＯＭ監視回路の実施例を示すブロック
図である。
図である。
【図３】図２のＲＯＭ監視回路の動作を説明するための
タイムチャートである。
タイムチャートである。
【図４】従来のデータ出力回路のブロック図である。
１１ ＲＯＭ １２ アドレス生成回路 １３ パリティチェック回路（ＰＴＹ ＣＨＫ回
路） ２１ ＲＯＭ ２２ アドレス生成回路 ２３ パリティチェック回路 ４１ ＲＯＭ ４２ アドレス生成回路
路） ２１ ＲＯＭ ２２ アドレス生成回路 ２３ パリティチェック回路 ４１ ＲＯＭ ４２ アドレス生成回路
Claims (4)
- 【請求項１】 データと、該データの垂直パリティとを
記憶し、入力されるアドレスに応じて前記データと前記
垂直パリティとを出力するＲＯＭと、該ＲＯＭから出力
される前記データと前記垂直パリティとを用いてパリテ
ィチェックを行う監視手段とを有することを特徴とする
ＲＯＭ監視回路。 - 【請求項２】 前記垂直パリティが偶数パリティ及び奇
数パリティの双方であることを特徴とするＲＯＭ監視回
路。 - 【請求項３】 ＲＯＭにデータと、該データの垂直パリ
ティとを記憶させ、前記データを読み出す際に、該デー
タに対応する前記垂直パリティをも読み出してパリティ
チェックを行い、前記ＲＯＭの異常を監視するＲＯＭ監
視方法。 - 【請求項４】 前記垂直パリティとして偶数パリティと
奇数パリティとを用いることを特徴とする請求項３のＲ
ＯＭ監視方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128102A JPH09311825A (ja) | 1996-05-23 | 1996-05-23 | Ｒｏｍ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128102A JPH09311825A (ja) | 1996-05-23 | 1996-05-23 | Ｒｏｍ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311825A true JPH09311825A (ja) | 1997-12-02 |
Family
ID=14976449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128102A Withdrawn JPH09311825A (ja) | 1996-05-23 | 1996-05-23 | Ｒｏｍ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09311825A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089447B2 (en) * | 2003-08-13 | 2006-08-08 | Texas Instruments Incorporated | Apparatus and method for compression based error correction procedure in a data processing system |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| JP2016046547A (ja) * | 2014-08-19 | 2016-04-04 | 株式会社東芝 | 誤り検出符号化回路、データ伝送システムおよびデータ記録システム |
-
1996
- 1996-05-23 JP JP8128102A patent/JPH09311825A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089447B2 (en) * | 2003-08-13 | 2006-08-08 | Texas Instruments Incorporated | Apparatus and method for compression based error correction procedure in a data processing system |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| JP2016046547A (ja) * | 2014-08-19 | 2016-04-04 | 株式会社東芝 | 誤り検出符号化回路、データ伝送システムおよびデータ記録システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |