JPH08263394A - バス試験システム - Google Patents
バス試験システムInfo
- Publication number
- JPH08263394A JPH08263394A JP7069229A JP6922995A JPH08263394A JP H08263394 A JPH08263394 A JP H08263394A JP 7069229 A JP7069229 A JP 7069229A JP 6922995 A JP6922995 A JP 6922995A JP H08263394 A JPH08263394 A JP H08263394A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- address bus
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】記憶回路への書き込み時のアドレスバス上のデ
ータとデータバス上のデータとを比較すことにより、短
時間でアドレスバス及びデータバスの試験を行う。 【構成】アドレスバス１２及びデータバス１３を有する
記憶回路１１と、アドレスバス１２とデータバス１３と
のデータを比較するコンペア回路１４と、比較結果を報
告する結果報告信号線１５と、アドレスバス１２とデー
タバス１３とのデータのコンペア範囲を指定するコンペ
ア範囲指定信号線１６とを備える。この構成により、特
定の障害検出パターンの書き込みを行い、結果報告信号
線のチェックを行うことにより、アドレスバス及びデー
タバスの正常性を確認できる。
ータとデータバス上のデータとを比較すことにより、短
時間でアドレスバス及びデータバスの試験を行う。 【構成】アドレスバス１２及びデータバス１３を有する
記憶回路１１と、アドレスバス１２とデータバス１３と
のデータを比較するコンペア回路１４と、比較結果を報
告する結果報告信号線１５と、アドレスバス１２とデー
タバス１３とのデータのコンペア範囲を指定するコンペ
ア範囲指定信号線１６とを備える。この構成により、特
定の障害検出パターンの書き込みを行い、結果報告信号
線のチェックを行うことにより、アドレスバス及びデー
タバスの正常性を確認できる。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路に接続されるア
ドレスバス及びデータバスを試験するバス試験システム
に関する。
ドレスバス及びデータバスを試験するバス試験システム
に関する。
【０００２】
【従来の技術】従来、記憶回路のバスを試験する場合、
記憶回路の全アドレスに書き込みを行った後に読み出し
を行い、書き込みデータと読み出しデータとの比較によ
り試験している。例えば、特開昭６３−２２２４００号
公報には、図３に示す障害検出パターンにそって全アド
レスの書き込みを行った後に、１アドレスずつ読み出し
を行い、書き込みデータと読み出しデータとを比較する
ことで実現している。
記憶回路の全アドレスに書き込みを行った後に読み出し
を行い、書き込みデータと読み出しデータとの比較によ
り試験している。例えば、特開昭６３−２２２４００号
公報には、図３に示す障害検出パターンにそって全アド
レスの書き込みを行った後に、１アドレスずつ読み出し
を行い、書き込みデータと読み出しデータとを比較する
ことで実現している。
【０００３】
【発明が解決しようとする課題】この従来のバス試験の
手法では、記憶回路に書き込みを行った後に、読み出し
を行い、書き込みデータと読み出しデータとの比較によ
り良否判定を行っているため、バス試験に多大な時間を
要するという問題がある。
手法では、記憶回路に書き込みを行った後に、読み出し
を行い、書き込みデータと読み出しデータとの比較によ
り良否判定を行っているため、バス試験に多大な時間を
要するという問題がある。
【０００４】
【課題を解決するための手段】本発明のバス試験システ
ムは、アドレスバス及びデータバスに接続される記憶手
段と、前記アドレスバス及び前記データバスに接続され
前記記憶手段への障害検出データの書き込みと同時に対
応アドレスデータ及び前記障害検出データを入力され前
記アドレスデータと前記障害検出データとの比較結果を
出力する比較手段とを備え、前記比較結果が不一致の場
合に限り、前記記憶手段から前記比較手段に前記障害検
出データを読み出し、読み出した前記障害検出データと
書き込んだ前記障害検出データとを比較し、これらのデ
ータが一致するときは前記アドレスバスの異常を判断し
かつ不一致のときは前記データバスの異常を判定する構
成である。
ムは、アドレスバス及びデータバスに接続される記憶手
段と、前記アドレスバス及び前記データバスに接続され
前記記憶手段への障害検出データの書き込みと同時に対
応アドレスデータ及び前記障害検出データを入力され前
記アドレスデータと前記障害検出データとの比較結果を
出力する比較手段とを備え、前記比較結果が不一致の場
合に限り、前記記憶手段から前記比較手段に前記障害検
出データを読み出し、読み出した前記障害検出データと
書き込んだ前記障害検出データとを比較し、これらのデ
ータが一致するときは前記アドレスバスの異常を判断し
かつ不一致のときは前記データバスの異常を判定する構
成である。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の構成を示すブロ
ック図である。この実施例のバス試験システムは、アド
レスバス１２及びデータバス１３に接続される記憶回路
１１を有する。また、アドレスバス１２及びデータバス
１３に接続され、かつ両バスのデータの比較結果を制御
回路（図示省略）に報告するための結果報告信号線１５
とアドレスバス１２及びデータバス１３のデータのコン
ペア範囲を指定するためのコンペア範囲指定信号線１６
とに接続されるコンペア回路１４を有する。アドレスバ
ス１２及びデータバス１３は上記制御回路に接続され
る。
ック図である。この実施例のバス試験システムは、アド
レスバス１２及びデータバス１３に接続される記憶回路
１１を有する。また、アドレスバス１２及びデータバス
１３に接続され、かつ両バスのデータの比較結果を制御
回路（図示省略）に報告するための結果報告信号線１５
とアドレスバス１２及びデータバス１３のデータのコン
ペア範囲を指定するためのコンペア範囲指定信号線１６
とに接続されるコンペア回路１４を有する。アドレスバ
ス１２及びデータバス１３は上記制御回路に接続され
る。
【０００７】試験フローチャートを示す図２及び構成ブ
ロック図を示す図１を併せて参照し動作を説明する。制
御回路はコンペア範囲指定信号線１６により、アドレス
バス１２とデータバス１３とのデータのコンペア範囲を
設定し、図３に示す障害検出パターン書き込みデータ
（障害検出データ）を１アドレス分（８ビット）だけ記
憶回路１１に書き込みを行う。ここでは、コンペア範囲
のアドレスデータは１６ビットのうちの有意８ビットで
あり、下位側アドレスに対応する。記憶回路１１への障
害検出パターンのデータ書き込みと同時にコンペア回路
１４にもデータが入力される。コンペア回路１４はコン
ペア範囲指定信号線１６で指定されたアドレスバス１２
とデータバス１３とのコンペア範囲のデータを比較し、
この結果を結果報告信号線１５から送出する。制御回路
はこれを監視することにより、バス正常性を確認する。
上述の動作をコンペア範囲指定信号線１６の指定範囲内
のアドレスについて行う。
ロック図を示す図１を併せて参照し動作を説明する。制
御回路はコンペア範囲指定信号線１６により、アドレス
バス１２とデータバス１３とのデータのコンペア範囲を
設定し、図３に示す障害検出パターン書き込みデータ
（障害検出データ）を１アドレス分（８ビット）だけ記
憶回路１１に書き込みを行う。ここでは、コンペア範囲
のアドレスデータは１６ビットのうちの有意８ビットで
あり、下位側アドレスに対応する。記憶回路１１への障
害検出パターンのデータ書き込みと同時にコンペア回路
１４にもデータが入力される。コンペア回路１４はコン
ペア範囲指定信号線１６で指定されたアドレスバス１２
とデータバス１３とのコンペア範囲のデータを比較し、
この結果を結果報告信号線１５から送出する。制御回路
はこれを監視することにより、バス正常性を確認する。
上述の動作をコンペア範囲指定信号線１６の指定範囲内
のアドレスについて行う。
【０００８】アドレスバス１２において１回目のコンペ
ア範囲指定外のアドレスが存在する場合は、再びコンペ
ア範囲指定信号線１６でコンペア範囲（ここでは、上位
側アドレス対応）を再設定し、障害検出パターンで同様
に試験を行い、アドレスバス１２の全てのアドレスにつ
いて試験を行うことにより、アドレスバス１２及びデー
タバス１３の正常性を確認する。
ア範囲指定外のアドレスが存在する場合は、再びコンペ
ア範囲指定信号線１６でコンペア範囲（ここでは、上位
側アドレス対応）を再設定し、障害検出パターンで同様
に試験を行い、アドレスバス１２の全てのアドレスにつ
いて試験を行うことにより、アドレスバス１２及びデー
タバス１３の正常性を確認する。
【０００９】結果報告信号線１５に異常が発生した場合
は、制御回路は異常の発生したアドレスの記憶回路のデ
ータを読み出す。コンペア回路１４は対応アドレスの書
き込みデータと読み出しデータとを比較し、結果報告信
号線１５を通して制御回路に比較結果を報告する。制御
回路は、これらのデータ不一致の場合はデータバス異常
と判断する一方、一致の場合はアドレスバス異常と判断
する。
は、制御回路は異常の発生したアドレスの記憶回路のデ
ータを読み出す。コンペア回路１４は対応アドレスの書
き込みデータと読み出しデータとを比較し、結果報告信
号線１５を通して制御回路に比較結果を報告する。制御
回路は、これらのデータ不一致の場合はデータバス異常
と判断する一方、一致の場合はアドレスバス異常と判断
する。
【００１０】なお、この発明では、記憶回路１１の記憶
素子は正常であることを前提にしている。
素子は正常であることを前提にしている。
【００１１】
【発明の効果】以上説明したように本発明によれば、ア
ドレスバス及びデータバスの正常性を確認するのに、デ
ータ書き込みのみで異常を検出でき、さらに異常発生ア
ドレス対応の障害検出データの読み出し確認により、ア
ドレスバスとデータバスとの異常の切り分けを可能にし
たので、バス試験に要する時間を大幅に短縮できる。
ドレスバス及びデータバスの正常性を確認するのに、デ
ータ書き込みのみで異常を検出でき、さらに異常発生ア
ドレス対応の障害検出データの読み出し確認により、ア
ドレスバスとデータバスとの異常の切り分けを可能にし
たので、バス試験に要する時間を大幅に短縮できる。
【図１】本発明の一実施例の構成ブロック図。
【図２】同実施例の動作を説明するためのフローチャー
ト。
ト。
【図３】従来及び同実施例における障害検出パターンの
一例を示す。
一例を示す。
１１ 記憶回路 １２ アドレスバス １３ データバス １４ コンペア回路 １５ 結果報告信号線 １６ コンペア範囲指定信号線
Claims (2)
- 【請求項１】 アドレスバス及びデータバスに接続され
る記憶手段と、前記アドレスバス及び前記データバスに
接続され前記記憶手段への障害検出データの書き込みと
同時に対応アドレスデータ及び前記障害検出データを入
力され前記アドレスデータと前記障害検出データとの比
較結果を出力する比較手段とを備え、前記比較結果が不
一致の場合に限り、前記記憶手段から前記比較手段に前
記障害検出データを読み出し、読み出した前記障害検出
データと書き込んだ前記障害検出データとを比較し、こ
れらのデータが一致するときは前記アドレスバスの異常
を判断しかつ不一致のときは前記データバスの異常を判
定することを特徴とするバス試験システム。 - 【請求項２】 前記アドレスバス及び前記データバスの
試験対象範囲として前記記憶手段に対応する全てのアド
レスのうちの特定アドレスが指定されることを特徴とす
る請求項１記載のバス試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069229A JPH08263394A (ja) | 1995-03-28 | 1995-03-28 | バス試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069229A JPH08263394A (ja) | 1995-03-28 | 1995-03-28 | バス試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263394A true JPH08263394A (ja) | 1996-10-11 |
Family
ID=13396699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069229A Pending JPH08263394A (ja) | 1995-03-28 | 1995-03-28 | バス試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016015070A (ja) * | 2014-07-03 | 2016-01-28 | 株式会社リコー | エラー検出方法及びエラー検出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052254B2 (ja) * | 1987-01-22 | 1993-01-12 | Kogyo Gijutsuin |
-
1995
- 1995-03-28 JP JP7069229A patent/JPH08263394A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052254B2 (ja) * | 1987-01-22 | 1993-01-12 | Kogyo Gijutsuin |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016015070A (ja) * | 2014-07-03 | 2016-01-28 | 株式会社リコー | エラー検出方法及びエラー検出装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |