JPH0415737A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0415737A JPH0415737A JP2114708A JP11470890A JPH0415737A JP H0415737 A JPH0415737 A JP H0415737A JP 2114708 A JP2114708 A JP 2114708A JP 11470890 A JP11470890 A JP 11470890A JP H0415737 A JPH0415737 A JP H0415737A
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- Japan
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- memory
- unit
- read
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- 238000001514 detection method Methods 0.000 claims abstract description 25
- 230000006870 function Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置に係り、とくに出力された読出誤
り通知信号が複数のメモリユニットの何れのものかを識
別するメモリ装置に関する。
り通知信号が複数のメモリユニットの何れのものかを識
別するメモリ装置に関する。
（従来の技術〕
従来、メモリ装置における誤り検出方式としては、各メ
モリユニット内に読み出し誤り検出回路を設け、メモリ
ハス上には、各メモリユニット毎に個別に読み出し誤り
検出信号線を設け、プロセッサがメモリユニットからデ
ータを読み出し時に読み出し誤りが発生した場合は、各
メモリユニット内の読み出し誤り検出回路が読み出し誤
りを検出後、メモリバス上に各メモリユニット毎に割り
当てられている読み出し誤り検出信号を介して、プロセ
ッサユニットに読み出し誤りを通知していた。
モリユニット内に読み出し誤り検出回路を設け、メモリ
ハス上には、各メモリユニット毎に個別に読み出し誤り
検出信号線を設け、プロセッサがメモリユニットからデ
ータを読み出し時に読み出し誤りが発生した場合は、各
メモリユニット内の読み出し誤り検出回路が読み出し誤
りを検出後、メモリバス上に各メモリユニット毎に割り
当てられている読み出し誤り検出信号を介して、プロセ
ッサユニットに読み出し誤りを通知していた。
上述した従来のメモリ装置における誤り検出方式は、各
メモリユニットとプロセッサユニットを結合しているメ
モリバスにおいて各メモリユニット毎に、読み出し誤り
をプロセッサユニットに通知するための読み出し誤り信
号線を設けることが必要になるので、メモリバスに接続
するメモリユニット数が増加するに伴い、メモリバスの
信号線本数が増えるという欠点がある。
メモリユニットとプロセッサユニットを結合しているメ
モリバスにおいて各メモリユニット毎に、読み出し誤り
をプロセッサユニットに通知するための読み出し誤り信
号線を設けることが必要になるので、メモリバスに接続
するメモリユニット数が増加するに伴い、メモリバスの
信号線本数が増えるという欠点がある。
本発明は、かかる従来例の有する不都合を改善し、とく
にメモリユニット数が増加しても 読み出し誤り信号線
の数を増やすことなく読み出し誤り検出信号をプロセッ
サユニットに円滑に送り込むごとができるメモリ装置を
提供することを、その目的とする。
にメモリユニット数が増加しても 読み出し誤り信号線
の数を増やすことなく読み出し誤り検出信号をプロセッ
サユニットに円滑に送り込むごとができるメモリ装置を
提供することを、その目的とする。
〔課題を解決するための手段〕
本発明では、制御プログラムまたは制御データを蓄積す
るメモリと、このメモリへの書き込み制御を行うメモリ
リード制御部と、前述したメモリから所定のデータを読
み出すメモリライト制御部と、これらの各制御部の上位
機側に配設されたメモリバスインターフェース部とを備
えた一又は二以上のメモリユニットを有している。
るメモリと、このメモリへの書き込み制御を行うメモリ
リード制御部と、前述したメモリから所定のデータを読
み出すメモリライト制御部と、これらの各制御部の上位
機側に配設されたメモリバスインターフェース部とを備
えた一又は二以上のメモリユニットを有している。
これらのメモリユニットに対しデータ読出用のリードア
ドレス又はデータ書き込み用のライトアドレスを送り込
むと共に所定のデータを読み出し若しくは書き込むプロ
セッサユニットを備えている。
ドレス又はデータ書き込み用のライトアドレスを送り込
むと共に所定のデータを読み出し若しくは書き込むプロ
セッサユニットを備えている。
さらに、各メモリユニットから必要に応じて出力される
読出誤り通知信号をプロセッサユニットに送り込む各メ
モリユニット共通の単一の誤り検出信号出力線を、前述
したメモリユニットとプロセッサユニットとの間に装備
する。
読出誤り通知信号をプロセッサユニットに送り込む各メ
モリユニット共通の単一の誤り検出信号出力線を、前述
したメモリユニットとプロセッサユニットとの間に装備
する。
そして、プロセッサユニットが、メモリアクセス時のメ
モリアドレスを一時的に保持するメモリアドレス保持回
路を装備するとともに、受信した読出誤り通知信号がメ
モリアクセス時のメモリアドレスに係るものか否かを識
別するメモリユニット識別機能を備えている。これによ
って、前述した目的を達成しようとするものである。
モリアドレスを一時的に保持するメモリアドレス保持回
路を装備するとともに、受信した読出誤り通知信号がメ
モリアクセス時のメモリアドレスに係るものか否かを識
別するメモリユニット識別機能を備えている。これによ
って、前述した目的を達成しようとするものである。
次に、本発明の一実施例について図面を用いて説明する
。第１図は、メモリバス上１−１０．１１．１２とプロ
セッサユニット１３が、双方向性のメモリバス１４で結
合されたメモリ装置の構成を示す。第２図は、メモリユ
ニットの内部構成図である。プロセッサユニット１３が
メモリユニット１０． ＩＬ １２がらデータを読み出
す場合は、プロセッサがリードアドレスをメモリバス２
Ａに送出すると、各メモリユニット１０．１１．１２の
メモリハスインタフェース部２９において、メモリバス
上のリードアドレスと、自メモリユニット内のメモリア
ドレスを比較し一致すると、このリードアドレスをメモ
リバス２Ａからメモリハスインタフェース部２９を介し
てメモリ・リード制御部２５に転送する。メモリ・リー
ド制御部２５は、メモリバス２Ａがらメモリハスインタ
フェース部２９を介して送られてきたメモリアドレスを
リードアドレス線２６に出力し、またメモリ・リード制
御信号をリード制御信号線２８に出力し、メモリ２０か
らのデータを、リードデータ線２７を介して読み出す。
。第１図は、メモリバス上１−１０．１１．１２とプロ
セッサユニット１３が、双方向性のメモリバス１４で結
合されたメモリ装置の構成を示す。第２図は、メモリユ
ニットの内部構成図である。プロセッサユニット１３が
メモリユニット１０． ＩＬ １２がらデータを読み出
す場合は、プロセッサがリードアドレスをメモリバス２
Ａに送出すると、各メモリユニット１０．１１．１２の
メモリハスインタフェース部２９において、メモリバス
上のリードアドレスと、自メモリユニット内のメモリア
ドレスを比較し一致すると、このリードアドレスをメモ
リバス２Ａからメモリハスインタフェース部２９を介し
てメモリ・リード制御部２５に転送する。メモリ・リー
ド制御部２５は、メモリバス２Ａがらメモリハスインタ
フェース部２９を介して送られてきたメモリアドレスを
リードアドレス線２６に出力し、またメモリ・リード制
御信号をリード制御信号線２８に出力し、メモリ２０か
らのデータを、リードデータ線２７を介して読み出す。
この時データに付加されている誤り検出符号も同時にメ
モリ２ｏがら読み出して読み出したデータに誤りがない
かをチエツクする。誤り検出符号をチエツクした結果、
読み出したデータに誤りが検出された場合は、メモリ・
リード制御部２５は、これをメモリバスインタフェース
部２９に通知する。読み出し誤り検出の通知を受けたメ
モリバスインタフェース部２９は、メモリバス２Ａで、
各メモリユニットに対して共通に１本だけ割り当てられ
ている読み出し誤り検出信号を介してて、メモリユニッ
トで読み出したデータに誤りが検出されたことをプロセ
ッサユニットに通知する、メモリユニットからの読み出
し誤り検出信号を受信したプロセッサユニットは、この
メモリアクセス時のメモリアドレスを保持しているメモ
リアドレスレジスタから、読み出し誤りの発生したメモ
リアドレスを読み出して、どのメモリユニットからのデ
ータを読み出し時にデータ読み出し誤りが発生したかを
識別することができる。
モリ２ｏがら読み出して読み出したデータに誤りがない
かをチエツクする。誤り検出符号をチエツクした結果、
読み出したデータに誤りが検出された場合は、メモリ・
リード制御部２５は、これをメモリバスインタフェース
部２９に通知する。読み出し誤り検出の通知を受けたメ
モリバスインタフェース部２９は、メモリバス２Ａで、
各メモリユニットに対して共通に１本だけ割り当てられ
ている読み出し誤り検出信号を介してて、メモリユニッ
トで読み出したデータに誤りが検出されたことをプロセ
ッサユニットに通知する、メモリユニットからの読み出
し誤り検出信号を受信したプロセッサユニットは、この
メモリアクセス時のメモリアドレスを保持しているメモ
リアドレスレジスタから、読み出し誤りの発生したメモ
リアドレスを読み出して、どのメモリユニットからのデ
ータを読み出し時にデータ読み出し誤りが発生したかを
識別することができる。
以上、説明したように本発明によると、各メモリユニッ
トからプロセッサユニットへの読み出し誤り検出信号を
共通に１本設け、プロセッサユニット内には、プロセッ
サがメモリバスを介してメモリユニットからデータを読
み出し時に、メモリバスに送出するアドレスを保持する
回路を設け、プロセッサがメモリハスに結合されている
複数のメモリユニットのいずれかから、データを読み出
し時に、メモリユニット内の読み出し誤り検出回路にお
いて読み出し誤りを検出した場合は、読み出し誤りがメ
モリユニット内の読み出し誤り検出回路からメモリバス
上の読み出し誤り検出信号を介してプロセンサユニット
に通知され、プロセッサユニットでは保持しているメモ
リアドレスから読み出し誤りが発生したメモリユニット
を識別することにより、メモリバスに接続されている各
メモリユニットからプロセッサユニットに対してメモリ
ハス上で個別に読み出し誤り検出信号を設けずに、共通
に１本だけ読み出し誤り検出信号を設けるようにしたこ
とから、これにより、メモリユニット数が増えてもメモ
リバス上で読み出し誤り検出信号線を増加せずに済むと
いう従来にない優れたメモリ装置を提供することができ
る。
トからプロセッサユニットへの読み出し誤り検出信号を
共通に１本設け、プロセッサユニット内には、プロセッ
サがメモリバスを介してメモリユニットからデータを読
み出し時に、メモリバスに送出するアドレスを保持する
回路を設け、プロセッサがメモリハスに結合されている
複数のメモリユニットのいずれかから、データを読み出
し時に、メモリユニット内の読み出し誤り検出回路にお
いて読み出し誤りを検出した場合は、読み出し誤りがメ
モリユニット内の読み出し誤り検出回路からメモリバス
上の読み出し誤り検出信号を介してプロセンサユニット
に通知され、プロセッサユニットでは保持しているメモ
リアドレスから読み出し誤りが発生したメモリユニット
を識別することにより、メモリバスに接続されている各
メモリユニットからプロセッサユニットに対してメモリ
ハス上で個別に読み出し誤り検出信号を設けずに、共通
に１本だけ読み出し誤り検出信号を設けるようにしたこ
とから、これにより、メモリユニット数が増えてもメモ
リバス上で読み出し誤り検出信号線を増加せずに済むと
いう従来にない優れたメモリ装置を提供することができ
る。
第１図はメモリ装置の全体構成図、第２図はメモリユニ
ットの構成図である。 １０、１１ １２・・・・・・・・・メモリユニット、
１３・・・・・・プロセッサユニット、１４・・・・・
・メモリバス、１４Ａ・・・・・・読み出し誤り検出信
号線、２１・・・・・・メモリライト制御部、２５・・
・・・・メモリリード制御部、２９・・・・・・メモリ
バスインタフェース部。 第１図
ットの構成図である。 １０、１１ １２・・・・・・・・・メモリユニット、
１３・・・・・・プロセッサユニット、１４・・・・・
・メモリバス、１４Ａ・・・・・・読み出し誤り検出信
号線、２１・・・・・・メモリライト制御部、２５・・
・・・・メモリリード制御部、２９・・・・・・メモリ
バスインタフェース部。 第１図
Claims (1)
- （１）、制御プログラムまたは制御データを蓄積するメ
モリと、このメモリへの書き込み制御を行うメモリリー
ド制御部と、前記メモリから所定のデータを読み出すメ
モリライト制御部と、これらの各制御部の上位機側に配
設されたメモリバスインターフェース部とを備えた一又
は二以上のメモリユニットを有し、 これらのメモリユニットに対しデータ読出用のリードア
ドレス又はデータ書き込み用のライトアドレスを送り込
むと共に所定のデータを読み出し若しくは書き込むプロ
セッサユニットを備えたメモリ装置において、 前記各メモリユニットから必要に応じて出力される読出
誤り通知信号を前記プロセッサユニットに送り込む各メ
モリユニット共通の単一の誤り検出信号出力線を、前記
メモリユニットとプロセッサユニットとの間に装備し、 前記プロセッサユニットが、メモリアクセス時のメモリ
アドレスを一時的に保持するメモリアドレス保持回路を
装備するとともに、受信した読出誤り通知信号がメモリ
アクセス時のメモリアドレスに係るものか否かを識別す
るメモリユニット識別機能を備えていることを特徴とし
たメモリ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114708A JPH0415737A (ja) | 1990-04-30 | 1990-04-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114708A JPH0415737A (ja) | 1990-04-30 | 1990-04-30 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415737A true JPH0415737A (ja) | 1992-01-21 |
Family
ID=14644636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114708A Pending JPH0415737A (ja) | 1990-04-30 | 1990-04-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415737A (ja) |
-
1990
- 1990-04-30 JP JP2114708A patent/JPH0415737A/ja active Pending
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