JPS5945314B2 - 情報処理システムの障害検出方式 - Google Patents
情報処理システムの障害検出方式Info
- Publication number
- JPS5945314B2 JPS5945314B2 JP53165232A JP16523278A JPS5945314B2 JP S5945314 B2 JPS5945314 B2 JP S5945314B2 JP 53165232 A JP53165232 A JP 53165232A JP 16523278 A JP16523278 A JP 16523278A JP S5945314 B2 JPS5945314 B2 JP S5945314B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- information processing
- data
- detection method
- flag bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Interface Circuits In Exchanges (AREA)
- Debugging And Monitoring (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はバッファメモリに一旦書込んだ情報を中央制御
装置が読出して処理するシステムにおいて、発生した障
害を広範囲に、速やかに検出する方式に関する。
装置が読出して処理するシステムにおいて、発生した障
害を広範囲に、速やかに検出する方式に関する。
一般に中央制御装置（以下本明細書においてＣＣと略記
する）によつて制御される情報処理システムにおいて、
所定の外部装置の状態に応じた、処理を行なうため該装
置の状態を周期的にセンスするためセンサを設け、ＣＣ
において該センサを読取つている。
する）によつて制御される情報処理システムにおいて、
所定の外部装置の状態に応じた、処理を行なうため該装
置の状態を周期的にセンスするためセンサを設け、ＣＣ
において該センサを読取つている。
複数のセンサを設けることが必要となる場合ＣＣからそ
れぞれに何本かの線を設け直接つないだり、更に多数の
センサがあるとマルチプレクサで幾つかのセンサを集線
してＣＣと接続する。電子交換機においては外部装置の
センスポイント数は、加入者状態やトランクの状態など
で数万のポイントにもなり、ケーブル数削減と状態検出
の効率化のため、センスポイントをマトリクズ状に構成
し、ＣＣ側から周期的に各状態をセンスする方式が採ら
れている。この場合ＣＣ側から或るセンスポイントの読
取り指令を出しても。必要なデータが全部読取れるまで
に長い時間がかかり、ＣＣに不動作のロスが生じるため
、ＣＣと０独立にＣＣからの読取り周期より短い周期で
センスを行ないバッファメモリにその結果を移しておき
、ＣＣからはバッファメモリの内容を読取るという自律
スキャン方式が採用されるようになつた。この方式の構
成図を第１図に示す。第１図においてクロックパルスＣ
ＬＫはカウンタＣＮＴからデコーダＤＥＣに入りカウン
タＣＮＴの結果がアドレスに変換され、センスマトリク
スＳＭＸを順次１行ずつ読出す。
れぞれに何本かの線を設け直接つないだり、更に多数の
センサがあるとマルチプレクサで幾つかのセンサを集線
してＣＣと接続する。電子交換機においては外部装置の
センスポイント数は、加入者状態やトランクの状態など
で数万のポイントにもなり、ケーブル数削減と状態検出
の効率化のため、センスポイントをマトリクズ状に構成
し、ＣＣ側から周期的に各状態をセンスする方式が採ら
れている。この場合ＣＣ側から或るセンスポイントの読
取り指令を出しても。必要なデータが全部読取れるまで
に長い時間がかかり、ＣＣに不動作のロスが生じるため
、ＣＣと０独立にＣＣからの読取り周期より短い周期で
センスを行ないバッファメモリにその結果を移しておき
、ＣＣからはバッファメモリの内容を読取るという自律
スキャン方式が採用されるようになつた。この方式の構
成図を第１図に示す。第１図においてクロックパルスＣ
ＬＫはカウンタＣＮＴからデコーダＤＥＣに入りカウン
タＣＮＴの結果がアドレスに変換され、センスマトリク
スＳＭＸを順次１行ずつ読出す。
そのデータはカウンタＣＮＴ出力がアドレスとなつてバ
ツフアメモリＢＦＭに書込まれて行く。クロックＣＬＫ
はメモリＢＦＭへの制御信号ともなつている。この場合
メモリＢＦＭに書込まれる速さよりもゆつくりした速さ
をもつてＣＣがＢＦＭを読出すと、センストリクズＳＭ
Ｘのセンスが見掛上早くできるようになつている。この
装置においてはＢＦＭへ書込む制御回路が全体的にその
信頼度を十分に向上させる必要があり、クロックＣＬＫ
やカウンタＣＮＴに個々のチエツク回路が備えられてい
るが、カウンタＣＮＴの出力やバツフアメモリＢＦＭの
アドレス線や制御線の障害に対しては適当な障害検出手
段がなかつた。本発明の目的は前述の欠点を改善しシス
テム的に障害の検出が速やかにできる方式を提供するこ
とを目的とする。
ツフアメモリＢＦＭに書込まれて行く。クロックＣＬＫ
はメモリＢＦＭへの制御信号ともなつている。この場合
メモリＢＦＭに書込まれる速さよりもゆつくりした速さ
をもつてＣＣがＢＦＭを読出すと、センストリクズＳＭ
Ｘのセンスが見掛上早くできるようになつている。この
装置においてはＢＦＭへ書込む制御回路が全体的にその
信頼度を十分に向上させる必要があり、クロックＣＬＫ
やカウンタＣＮＴに個々のチエツク回路が備えられてい
るが、カウンタＣＮＴの出力やバツフアメモリＢＦＭの
アドレス線や制御線の障害に対しては適当な障害検出手
段がなかつた。本発明の目的は前述の欠点を改善しシス
テム的に障害の検出が速やかにできる方式を提供するこ
とを目的とする。
以下本発明の実施例について説明する。
第２図のプロツク図においてＷ−ＤＴはバツフアメモリ
ＢＦＭに書込まれるデータの１組を示し、例えばその当
初アドレスにフラグビツトＦＢを設ける。実際はセンス
マトリクスＳＭＸを読出し、ＢＦＭに書込む直前にフラ
グビツトをセツトし″１”を立てる。
ＢＦＭに書込まれるデータの１組を示し、例えばその当
初アドレスにフラグビツトＦＢを設ける。実際はセンス
マトリクスＳＭＸを読出し、ＢＦＭに書込む直前にフラ
グビツトをセツトし″１”を立てる。
Ｒ−ＤＴはＣＣによりＢＦＭから読出されたデータを示
しフラグビツトが″ｒ゛であれば正しいデータを示し、
フラグビツトが″１”であれば正しいデータとして読取
り処理を進め，なおりセツト回路ＲＳにより該フラグビ
ツトを″０゛とりセツトする。これは一旦読取つたデー
タを、新たに書込んだデータを読出す以外のとき再度読
出すことがあると，それは正常なデータであるか否か判
らないため、それを正当データと判断しないためである
。前述のようにＣＣの読取り周期よりＢＦＭへの書込ま
れる周期が速いため、ＢＦＭ関係の制御回路がすべて正
常であればフラグビツトは常に″ｒ゛を読取ることがで
きる。
しフラグビツトが″ｒ゛であれば正しいデータを示し、
フラグビツトが″１”であれば正しいデータとして読取
り処理を進め，なおりセツト回路ＲＳにより該フラグビ
ツトを″０゛とりセツトする。これは一旦読取つたデー
タを、新たに書込んだデータを読出す以外のとき再度読
出すことがあると，それは正常なデータであるか否か判
らないため、それを正当データと判断しないためである
。前述のようにＣＣの読取り周期よりＢＦＭへの書込ま
れる周期が速いため、ＢＦＭ関係の制御回路がすべて正
常であればフラグビツトは常に″ｒ゛を読取ることがで
きる。
若しクロツクの停止、カウンタの動作不良、カウンタの
出力障害、バツフアメモリのアドレス線や制御線に障害
が生じたとき、バツフアメモリには周期的にデータが書
込まれない部分が発生しデータ読取り時フラグビツト″
０゛となる場合がある。そのときは第２図のエラー検出
回路ＥＤによつて障害検出ができる。このようにして本
発明によるとバツフアメモリのデータにフラグビツトを
設けそれをチエツクするという簡易な構成によりバツフ
アメモリ関係の制御回路の障害発生を直ちに検出するこ
とができる。
出力障害、バツフアメモリのアドレス線や制御線に障害
が生じたとき、バツフアメモリには周期的にデータが書
込まれない部分が発生しデータ読取り時フラグビツト″
０゛となる場合がある。そのときは第２図のエラー検出
回路ＥＤによつて障害検出ができる。このようにして本
発明によるとバツフアメモリのデータにフラグビツトを
設けそれをチエツクするという簡易な構成によりバツフ
アメモリ関係の制御回路の障害発生を直ちに検出するこ
とができる。
また検出できる障害の範囲が広く、システムの信頼性が
大いに向上できる。
大いに向上できる。
第１図は自律スキヤン方式による情報処理システムの構
成図、第２図は本発明実施例を説明するプロツク図であ
る。 ＣＣ・・・・・・中央制御装置、ＣＬＫ・・・・・・ク
ロツクパルス ＤＥＣ・・・・・・デコーダ ＣＮＴ・
・・・・・カウンタＳＭＸ・・・・・・センスマトリク
ス、ＢＦＭ・・・・・・バツフアメモリ，Ｗ−ＤＴ，Ｒ
−ＤＴ・・・・・・データ、ＦＢ・・・・・・フラグビ
ツト。
成図、第２図は本発明実施例を説明するプロツク図であ
る。 ＣＣ・・・・・・中央制御装置、ＣＬＫ・・・・・・ク
ロツクパルス ＤＥＣ・・・・・・デコーダ ＣＮＴ・
・・・・・カウンタＳＭＸ・・・・・・センスマトリク
ス、ＢＦＭ・・・・・・バツフアメモリ，Ｗ−ＤＴ，Ｒ
−ＤＴ・・・・・・データ、ＦＢ・・・・・・フラグビ
ツト。
Claims (1)
- １ 中央制御装置の動作とは独立した動作により所定装
置の状態を周期的にセンスしその結果を記憶するバッフ
ァメモリを設け、中央制御装置は前記周期よりも長い周
期をもつてバッファメモリの記憶内容を読取ることによ
り所定装置の状態を検知する情報処理システムにおいて
、前記バッファメモリに記憶される一組のデータ毎にフ
ラグビットを設け、該ビットはバッファメモリに該デー
タの組を書込む時セットされ、バッファメモリから読出
した直後にリセットされる制御を受け、中央制御装置は
該フラグビットを監視することによりバッファメモリ制
御系の障害を検出することを特徴とする情報処理システ
ムの障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165232A JPS5945314B2 (ja) | 1978-12-31 | 1978-12-31 | 情報処理システムの障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165232A JPS5945314B2 (ja) | 1978-12-31 | 1978-12-31 | 情報処理システムの障害検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5592956A JPS5592956A (en) | 1980-07-14 |
| JPS5945314B2 true JPS5945314B2 (ja) | 1984-11-05 |
Family
ID=15808361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53165232A Expired JPS5945314B2 (ja) | 1978-12-31 | 1978-12-31 | 情報処理システムの障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010003538A1 (de) * | 2010-03-31 | 2011-10-06 | Robert Bosch Gmbh | Verfahren zur Überprüfung von Signal- und Modulaktivitäten in einem Timermodul und Timermodul |
-
1978
- 1978-12-31 JP JP53165232A patent/JPS5945314B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5592956A (en) | 1980-07-14 |
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