JPH0377546B2 - - Google Patents
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- JPH0377546B2 JPH0377546B2 JP59029020A JP2902084A JPH0377546B2 JP H0377546 B2 JPH0377546 B2 JP H0377546B2 JP 59029020 A JP59029020 A JP 59029020A JP 2902084 A JP2902084 A JP 2902084A JP H0377546 B2 JPH0377546 B2 JP H0377546B2
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- Japan
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- memory
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- 238000001514 detection method Methods 0.000 claims description 42
- 230000010365 information processing Effects 0.000 claims description 13
- 238000003745 diagnosis Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 5
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/079—Root cause analysis, i.e. error or fault diagnosis
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は情報処理装置のエラー発生箇所、特に
メモリ及びそのエラーに対処するための回路系に
おけるエラー発生箇所を検出するようにした情報
処理装置のエラー発生箇所検出方式に関する。
メモリ及びそのエラーに対処するための回路系に
おけるエラー発生箇所を検出するようにした情報
処理装置のエラー発生箇所検出方式に関する。
(ロ) 技術の背景
情報処理装置に用いられるメモリは、その装置
内に組み込まれた後においても、エラーを発生す
る因子を有しているので、その発生するエラーに
対処するための回路系がメモリに備えられてい
る。このように備えられる回路系はエラー検出、
エラー訂正の機能を有するのであるが、その回路
系自体にも故障が発生してしまうことがある。そ
うすると、回路系で検出されたエラーがどこで発
生したかということが判らなくなるので、その発
生箇所を見分け得ることが必要になつて来る。
内に組み込まれた後においても、エラーを発生す
る因子を有しているので、その発生するエラーに
対処するための回路系がメモリに備えられてい
る。このように備えられる回路系はエラー検出、
エラー訂正の機能を有するのであるが、その回路
系自体にも故障が発生してしまうことがある。そ
うすると、回路系で検出されたエラーがどこで発
生したかということが判らなくなるので、その発
生箇所を見分け得ることが必要になつて来る。
このような診断機能を有することは、装置の診
断、保守上から強く望まれるところとなつてい
る。
断、保守上から強く望まれるところとなつてい
る。
(ハ) 従来技術と問題点
従来におけるメモリに関連して設けられるエラ
ー検出、エラー訂正のための回路系は、この回路
系を含めたメモリに生ずるエラーの検出、訂正を
行ない得るに過ぎず、そのエラーがどこで発生し
ているかということを見分けることができないも
のであつた。従つて、その診断、保守上において
不都合を来しているのが現状である。
ー検出、エラー訂正のための回路系は、この回路
系を含めたメモリに生ずるエラーの検出、訂正を
行ない得るに過ぎず、そのエラーがどこで発生し
ているかということを見分けることができないも
のであつた。従つて、その診断、保守上において
不都合を来しているのが現状である。
(ニ) 発明の目的
本発明は上述した従来技術の有する欠点に鑑み
て創案されたもので、その目的はエラー検出、訂
正回路を含めたメモリ内のエラー発生箇所を検出
し得る情報処理装置のエラー発生箇所検出方式を
提供することにある。
て創案されたもので、その目的はエラー検出、訂
正回路を含めたメモリ内のエラー発生箇所を検出
し得る情報処理装置のエラー発生箇所検出方式を
提供することにある。
(ホ) 発明の構成
そして、この目的達成のため、本発明方式は、
データ及びエラー訂正パターンの書き込み入力、
並びにデータ及びエラー訂正パターンの読み出し
出力を有するメモリと、入力がバスに接続され、
出力が前記メモリの書き込み入力へ接続された書
き込みデータ入力部と、該書き込みデータ入力部
の出力に接続されたエラー訂正パターン発生部
と、前記メモリの読み出し出力に接続された読み
出しバツフアと、入力が該読み出しバツフアの出
力に接続され、出力が前記バスに接続されたエラ
ー検出部とを有するメモリ制御部と有する情報処
理装置のエラー発生箇所検出方式において、前記
メモリの書き込み入力及び読み出し出力と、前記
書き込みデータ入力部と、前記エラー訂正パター
ン発生部と、前記読み出しバツフアと、前記エラ
ー検出部とを同数にし、前記エラー検出部でエラ
ーを検出しないとき前記メモリの各出力を該各出
力対応の読み出しバツフアへ接続させ、前記エラ
ー検出部でエラーを検出したとき前記エラー訂正
パターン発生部の各出力を該各出力対応の読み出
しバツフアへ接続させる選択回路と、前記エラー
検出部の出力に応答して診断開始ビツトをセツト
される診断開始ビツトレジスタと、前記複数のエ
ラー訂正パターン発生部の内の、少なくとも２つ
の出力に接続され、前記診断開始ビツトレジスタ
の診断開始ビツトに応答して前記エラー訂正パタ
ーンにエラーが生じているか否かを判定する判定
回路とを設け、前記判定回路から判定出力がある
とき前記エラー訂正パターン発生部のエラー発生
を、前記判定出力はないが前記エラー検出部から
エラー検出出力があるとき前記エラー検出部のエ
ラー発生を、前記判定出力もなく前記エラー検出
出力もないときメモリのエラー発生を検出するこ
とを特徴とする情報処理装置のエラー発生箇所検
出方式。
データ及びエラー訂正パターンの書き込み入力、
並びにデータ及びエラー訂正パターンの読み出し
出力を有するメモリと、入力がバスに接続され、
出力が前記メモリの書き込み入力へ接続された書
き込みデータ入力部と、該書き込みデータ入力部
の出力に接続されたエラー訂正パターン発生部
と、前記メモリの読み出し出力に接続された読み
出しバツフアと、入力が該読み出しバツフアの出
力に接続され、出力が前記バスに接続されたエラ
ー検出部とを有するメモリ制御部と有する情報処
理装置のエラー発生箇所検出方式において、前記
メモリの書き込み入力及び読み出し出力と、前記
書き込みデータ入力部と、前記エラー訂正パター
ン発生部と、前記読み出しバツフアと、前記エラ
ー検出部とを同数にし、前記エラー検出部でエラ
ーを検出しないとき前記メモリの各出力を該各出
力対応の読み出しバツフアへ接続させ、前記エラ
ー検出部でエラーを検出したとき前記エラー訂正
パターン発生部の各出力を該各出力対応の読み出
しバツフアへ接続させる選択回路と、前記エラー
検出部の出力に応答して診断開始ビツトをセツト
される診断開始ビツトレジスタと、前記複数のエ
ラー訂正パターン発生部の内の、少なくとも２つ
の出力に接続され、前記診断開始ビツトレジスタ
の診断開始ビツトに応答して前記エラー訂正パタ
ーンにエラーが生じているか否かを判定する判定
回路とを設け、前記判定回路から判定出力がある
とき前記エラー訂正パターン発生部のエラー発生
を、前記判定出力はないが前記エラー検出部から
エラー検出出力があるとき前記エラー検出部のエ
ラー発生を、前記判定出力もなく前記エラー検出
出力もないときメモリのエラー発生を検出するこ
とを特徴とする情報処理装置のエラー発生箇所検
出方式。
(ヘ) 発明の実施例
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は本発明の一実施例が情報処理装置の中
で占める関係をブロツク図で示し、第２図はその
ような装置環境の中での、本発明実施例の詳細を
示す。
で占める関係をブロツク図で示し、第２図はその
ような装置環境の中での、本発明実施例の詳細を
示す。
第１図において、１は例えば１バイト幅の内部
バスで、これにはメモリ２がメモリ制御部３を介
して接続されるほか、マイクロプロセツサ４及び
入出力制御部５が接続される。
バスで、これにはメモリ２がメモリ制御部３を介
して接続されるほか、マイクロプロセツサ４及び
入出力制御部５が接続される。
第２図において、１０は内部バス１に接続され
るレシーバで、これはライトバツフアレジスタ１
１及び診断開始ビツトレジスタ１２へ接続されて
いる。レジスタ１１は上位バイト及び下位バイト
から成り、これらは直接に、又レジスタ１１の各
部位は対応する上位エラー訂正パターン発生回路
１３及び下位エラー訂正パターン発生回路１４を
介してメモリ２へ接続される。回路１３及び１４
は比較回路１５へ接続されている。比較回路１５
の出力はアンドゲート１６の一方の入力に接続さ
れ、その他方の入力にはレジスタ１２の出力が接
続されている。
るレシーバで、これはライトバツフアレジスタ１
１及び診断開始ビツトレジスタ１２へ接続されて
いる。レジスタ１１は上位バイト及び下位バイト
から成り、これらは直接に、又レジスタ１１の各
部位は対応する上位エラー訂正パターン発生回路
１３及び下位エラー訂正パターン発生回路１４を
介してメモリ２へ接続される。回路１３及び１４
は比較回路１５へ接続されている。比較回路１５
の出力はアンドゲート１６の一方の入力に接続さ
れ、その他方の入力にはレジスタ１２の出力が接
続されている。
ライトバツフアレジスタ１１の各部位並びに回
路１３及び１４は対応するゲート１７〜２０を介
してリードバツフアレジスタ２１に対応する部位
へ接続される。この接続はメモリ制御部３が後述
する診断モードに切り替えられたとき生ぜしめら
れるように構成されている。そのリードバツフア
レジスタ２１には、又ライトレジスタ１１の各部
位並びに回路１３及び１４のレジスタ２１への接
続に対応するメモリ２の出力がゲート１７〜２０
を介してレジスタ２１へ、正常モード時に接続さ
れるように構成されている。
路１３及び１４は対応するゲート１７〜２０を介
してリードバツフアレジスタ２１に対応する部位
へ接続される。この接続はメモリ制御部３が後述
する診断モードに切り替えられたとき生ぜしめら
れるように構成されている。そのリードバツフア
レジスタ２１には、又ライトレジスタ１１の各部
位並びに回路１３及び１４のレジスタ２１への接
続に対応するメモリ２の出力がゲート１７〜２０
を介してレジスタ２１へ、正常モード時に接続さ
れるように構成されている。
リードバツフアレジスタ２１の上位及び下位の
出力は、夫々上位エラー検出訂正回路２２及び下
位エラー検出訂正回路２３を経、ゲート２４、ド
ライバ２５を介して内部バス１へ接続される。回
路２２及び２３で検出されたエラー検出信号（１
ビツトエラー）は線２６を経て情報処理装置のプ
ログラムへの合図信号として用いられるようにな
つている。
出力は、夫々上位エラー検出訂正回路２２及び下
位エラー検出訂正回路２３を経、ゲート２４、ド
ライバ２５を介して内部バス１へ接続される。回
路２２及び２３で検出されたエラー検出信号（１
ビツトエラー）は線２６を経て情報処理装置のプ
ログラムへの合図信号として用いられるようにな
つている。
次に、上述本発明実施例の動作を説明する。
装置が正常モードで動作している場合における
マイクロプロセツサ４、入力制御装置５からのメ
モリライトデータは内部バス１を介してライトバ
ツフアレジスタ１１の上位バイト及び下位バイト
に順次にセツトされた後、そのデータはエラー訂
正パターン発生回路１３，１４で発生されるエラ
ー訂正パターンと共にメモリ２に書き込まれる。
マイクロプロセツサ４、入力制御装置５からのメ
モリライトデータは内部バス１を介してライトバ
ツフアレジスタ１１の上位バイト及び下位バイト
に順次にセツトされた後、そのデータはエラー訂
正パターン発生回路１３，１４で発生されるエラ
ー訂正パターンと共にメモリ２に書き込まれる。
そこに書き込まれているデータは、マイクロプ
ロセツサ４、入出力制御装置５からリード要求が
生ずると、メモリ２から正常モードにあるゲート
１７〜２０を介してリードバツフアレジスタ２１
へセツトされる。そのデータはエラー検出訂正回
路２２，２３でのエラー検出、訂正に供され、そ
してゲート２４、ドライバ２５を経て内部バス１
へ各バイトが順次に出力される。
ロセツサ４、入出力制御装置５からリード要求が
生ずると、メモリ２から正常モードにあるゲート
１７〜２０を介してリードバツフアレジスタ２１
へセツトされる。そのデータはエラー検出訂正回
路２２，２３でのエラー検出、訂正に供され、そ
してゲート２４、ドライバ２５を経て内部バス１
へ各バイトが順次に出力される。
このようなリード動作が行なわれる途中であ
る、エラー検出訂正回路２２，２３でのエラー検
出において、エラー検出信号（１ビツトエラー）
が線２６上に発生すると（第３図のステツプ
S1）、それによる割込み要求をプログラムが検出
する。それに応答して診断プログラムが起動さ
れ、内部バス１、レシーバ１０を介して診断開始
ビツトレジスタ１２に診断開始ビツトがセツトさ
れる（第３図のステツプS2）。こうして、メモリ
制御部３は診断モードにセツトされる。
る、エラー検出訂正回路２２，２３でのエラー検
出において、エラー検出信号（１ビツトエラー）
が線２６上に発生すると（第３図のステツプ
S1）、それによる割込み要求をプログラムが検出
する。それに応答して診断プログラムが起動さ
れ、内部バス１、レシーバ１０を介して診断開始
ビツトレジスタ１２に診断開始ビツトがセツトさ
れる（第３図のステツプS2）。こうして、メモリ
制御部３は診断モードにセツトされる。
起動された診断プログラムは当該エラーが検出
された方のバイトデータパターン（又は任意のパ
ターンでもよい）をメモリ制御部３に送つてメモ
リ２へのライト動作に移る（第３図のステツプ
S3）。メモリ制御部３は内部バス１からのデータ
を受け、ライトバツフアレジスタ１１の上位、下
位に同一のデータをセツトする。レジスタ１１の
各部位からのデータを受けるエラー訂正パターン
発生回路１３，１４はエラー訂正パターンを作成
して出力する。
された方のバイトデータパターン（又は任意のパ
ターンでもよい）をメモリ制御部３に送つてメモ
リ２へのライト動作に移る（第３図のステツプ
S3）。メモリ制御部３は内部バス１からのデータ
を受け、ライトバツフアレジスタ１１の上位、下
位に同一のデータをセツトする。レジスタ１１の
各部位からのデータを受けるエラー訂正パターン
発生回路１３，１４はエラー訂正パターンを作成
して出力する。
そのエラー訂正パターンの上位と下位との比較
を比較回路１５で行ない、その結果をアンドゲー
ト１６を経て診断プログラムに送り、その診断に
供する。
を比較回路１５で行ない、その結果をアンドゲー
ト１６を経て診断プログラムに送り、その診断に
供する。
これと並行して、レジスタ１１の出力を直接
に、又エラー訂正パターン回路１３，１４を介し
て、診断モードに切り替えられているゲート１７
〜２０を介してリードバツフアレジスタ２１にセ
ツトしてエラー検出訂正回路２２，２３の使用に
供する。そこで、エラーが検出されると、割込み
が生ぜしめられる。
に、又エラー訂正パターン回路１３，１４を介し
て、診断モードに切り替えられているゲート１７
〜２０を介してリードバツフアレジスタ２１にセ
ツトしてエラー検出訂正回路２２，２３の使用に
供する。そこで、エラーが検出されると、割込み
が生ぜしめられる。
このような処理結果が診断プログラムで用いら
れてエラーを生ぜしめた箇所を検出することがで
きる。即ち、第３図に示すように、上述比較回路
１５から出力があると（第３図のステツプS4の
Ｙ）、それはエラー訂正パターン発生回路１３，
１４に異常があることを示す。又、比較回路１５
には出力はないが、エラー検出信号がある場合に
は（ステツプS5のＹ）、エラー検出回路に異常が
あることを示す。又、比較回路１５に出力がな
く、エラー検出信号の発生もない場合（ステツプ
S5のＮ）、メモリ２に異常があることを示す。
れてエラーを生ぜしめた箇所を検出することがで
きる。即ち、第３図に示すように、上述比較回路
１５から出力があると（第３図のステツプS4の
Ｙ）、それはエラー訂正パターン発生回路１３，
１４に異常があることを示す。又、比較回路１５
には出力はないが、エラー検出信号がある場合に
は（ステツプS5のＹ）、エラー検出回路に異常が
あることを示す。又、比較回路１５に出力がな
く、エラー検出信号の発生もない場合（ステツプ
S5のＮ）、メモリ２に異常があることを示す。
なお、上記実施例においては、データを２つの
データ部分に分けると共に、対応するエラー訂正
パターンを発生してエラー発生箇所の検出を行な
つているが、必要に応じてそのような数を増やし
てもよい。
データ部分に分けると共に、対応するエラー訂正
パターンを発生してエラー発生箇所の検出を行な
つているが、必要に応じてそのような数を増やし
てもよい。
(ト) 発明の効果
以上述べたところから明らかなように、本発明
によれば、エラー訂正パターン発生部とエラー検
出訂正部とを直結する手段を設け、直結された場
合にエラー検出訂正部から発生されるエラー検出
の有無によつてメモリとメモリ制御部との切り分
けが可能になり、さらに複数のエラー訂正パター
ン発生部のエラー訂正パターン間の比較を行なう
ことにより、メモリ、エラー訂正パターン発生回
路及びエラー検出回路のうちのいずれでエラーを
発生しているかを切り分けることができる。
によれば、エラー訂正パターン発生部とエラー検
出訂正部とを直結する手段を設け、直結された場
合にエラー検出訂正部から発生されるエラー検出
の有無によつてメモリとメモリ制御部との切り分
けが可能になり、さらに複数のエラー訂正パター
ン発生部のエラー訂正パターン間の比較を行なう
ことにより、メモリ、エラー訂正パターン発生回
路及びエラー検出回路のうちのいずれでエラーを
発生しているかを切り分けることができる。
第１図は本発明の一実施例の構成が情報処理装
置の中で占める関係を示すブロツク図、第２図は
第１図装置環境の中での、本発明実施例の詳細
図、第３図は本発明実施例の動作説明のための診
断プログラムのフローチヤートである。 図中、１は内部バス、２はメモリ、３はメモリ
制御部、１０はレシーバ、１１はライトバツフア
レジスタ、１２は診断開始ビツトレジスタ、１３
は上位エラー訂正パターン発生回路、１４は下位
エラー訂正パターン発生回路、１５は比較回路、
１６はアンドゲート、１７〜２０はゲート、２１
はリードバツフアレジスタ、２２は上位エラー検
出訂正回路、２３は下位エラー検出訂正回路、２
４はゲート、２５はドライバである。
置の中で占める関係を示すブロツク図、第２図は
第１図装置環境の中での、本発明実施例の詳細
図、第３図は本発明実施例の動作説明のための診
断プログラムのフローチヤートである。 図中、１は内部バス、２はメモリ、３はメモリ
制御部、１０はレシーバ、１１はライトバツフア
レジスタ、１２は診断開始ビツトレジスタ、１３
は上位エラー訂正パターン発生回路、１４は下位
エラー訂正パターン発生回路、１５は比較回路、
１６はアンドゲート、１７〜２０はゲート、２１
はリードバツフアレジスタ、２２は上位エラー検
出訂正回路、２３は下位エラー検出訂正回路、２
４はゲート、２５はドライバである。
Claims (1)
- 【特許請求の範囲】 １ データ及びエラー訂正パターンの書き込み入
力、並びにデータ及びエラー訂正パターンの読み
出し出力を有するメモリと、 入力がバスに接続され、出力が前記メモリの書
き込み入力へ接続された書き込みデータ入力部
と、該書き込みデータ入力部の出力に接続された
エラー訂正パターン発生部と、前記メモリの読み
出し出力に接続された読み出しバツフアと、入力
が該読み出しバツフアの出力に接続され、出力が
前記バスに接続されたエラー検出部とを有するメ
モリ制御部と有する情報処理装置のエラー発生箇
所検出方式において、 前記メモリの書き込み入力及び読み出し出力
と、前記書き込みデータ入力部と、前記エラー訂
正パターン発生部と、前記読み出しバツフアと、
前記エラー検出部とを同数にし、 前記エラー検出部でエラーを検出しないとき前
記メモリの各出力を該各出力対応の読み出しバツ
フアへ接続され、前記エラー検出部でエラーを検
出したとき前記エラー訂正パターン発生部の各出
力を該各出力対応の読み出しバツフアへ接続させ
る選択回路と、 前記エラー検出部の出力に応答して診断開始ビ
ツトをセツトされる診断開始ビツトレジスタと、 前記複数のエラー訂正パターン発生部の内の、
少なくとも２つの出力に接続され、前記診断開始
ビツトレジスタの診断開始ビツトに応答して前記
エラー訂正パターンにエラーが生じているか否か
を判定する判定回路とを設け、 前記判定回路から判定出力があるとき前記エラ
ー訂正パターン発生部のエラー発生を、前記判定
出力はないが前記エラー検出部からエラー検出出
力があるとき前記エラー検出部のエラー発生を、
前記判定出力もなく前記エラー検出出力もないと
きメモリのエラー発生を検出することを特徴とす
る情報処理装置のエラー発生箇所検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029020A JPS60173647A (ja) | 1984-02-17 | 1984-02-17 | 情報処理装置のエラ−発生箇所検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029020A JPS60173647A (ja) | 1984-02-17 | 1984-02-17 | 情報処理装置のエラ−発生箇所検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173647A JPS60173647A (ja) | 1985-09-07 |
| JPH0377546B2 true JPH0377546B2 (ja) | 1991-12-10 |
Family
ID=12264726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59029020A Granted JPS60173647A (ja) | 1984-02-17 | 1984-02-17 | 情報処理装置のエラ−発生箇所検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173647A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827763B2 (ja) * | 1986-03-28 | 1996-03-21 | 三菱電機株式会社 | Ｒａｓ回路付記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542343A (en) * | 1978-09-19 | 1980-03-25 | Fujitsu Ltd | Control system for memory unit |
| JPS5668999A (en) * | 1979-11-09 | 1981-06-09 | Nec Corp | Memory device |
| JPS5693196A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Error detecting system of checking circuit |
| JPS56163599A (en) * | 1980-05-19 | 1981-12-16 | Nec Corp | Storage device |
| JPS58224500A (ja) * | 1982-06-23 | 1983-12-26 | Fujitsu Ltd | メモリ間欠障害救済方式 |
-
1984
- 1984-02-17 JP JP59029020A patent/JPS60173647A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58224500A (ja) * | 1982-06-23 | 1983-12-26 | Fujitsu Ltd | メモリ間欠障害救済方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173647A (ja) | 1985-09-07 |
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