JPH0827763B2 - Ｒａｓ回路付記憶装置 - Google Patents
Ｒａｓ回路付記憶装置Info
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- JPH0827763B2 JPH0827763B2 JP61071464A JP7146486A JPH0827763B2 JP H0827763 B2 JPH0827763 B2 JP H0827763B2 JP 61071464 A JP61071464 A JP 61071464A JP 7146486 A JP7146486 A JP 7146486A JP H0827763 B2 JPH0827763 B2 JP H0827763B2
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- Japan
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- ecc
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- failure
- bit
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ECC（Error Correcting Code）付きの記
憶部を有するデータ処理装置に関し、特に記憶部の故障
診断を行うRAS（Reliability,Availability,Serviceabi
lity）回路付記憶装置関するものである。
憶部を有するデータ処理装置に関し、特に記憶部の故障
診断を行うRAS（Reliability,Availability,Serviceabi
lity）回路付記憶装置関するものである。
第３図は、例えば特公昭60−37934号公報に示された
従来の記憶装置の診断機能方式を示す回路図で、図にお
いて、１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はECCチエツク回路部、５は記憶制御
部、６はエラー検出制御部、７はエラー検出出力部、８
はハミングレジスタ、９はワークレジスタ、10〜12は保
持レジスタ、13〜16は検出レジスタである。
従来の記憶装置の診断機能方式を示す回路図で、図にお
いて、１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はECCチエツク回路部、５は記憶制御
部、６はエラー検出制御部、７はエラー検出出力部、８
はハミングレジスタ、９はワークレジスタ、10〜12は保
持レジスタ、13〜16は検出レジスタである。
次に動作について説明する。まず、記憶部１はデータ
処理装置において使用される各種のデータが格納される
ものであり、この記憶部１に格納されるデータはECCが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセツトされるものであり、このアドレスレジス
タ２にセツトされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセツ
トされるレジスタである。
処理装置において使用される各種のデータが格納される
ものであり、この記憶部１に格納されるデータはECCが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセツトされるものであり、このアドレスレジス
タ２にセツトされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセツ
トされるレジスタである。
ECCチエツク回路部４は、記憶部１から読出されたデ
ータ１に１ビツトエラーが存在する場合にはこれを検出
するとともにECCにもとづき上記１ビツトエラー訂正を
行ない、また２ビツトエラーが存在する場合にはこれを
検出するものである。そしてこのECCチエツク回路部４
は、第４図に示す如く、ハミングチエツク回路４−１
と、エラーデコード回路４−２および１ビツト・２ビツ
トエラー検出回路４−３を具備している。これらの各回
路はいずれも通常のものであつて、記憶部１から読出さ
れて出力データレジスタ３にセツトされた出力データ
は、EOR回路４−1a,b,…に図示の状態で印加され、通常
のハミングチエツクを行なう。そしてこのEOR回路４−1
g乃至４−1hから得られるハミングチエツク出力をオア
回路４−2a,4−2b…およびアンド回路４−2e,4−2f…に
もとづき１ビツトエラーの存在する場合にはエラー訂正
コードを作成し、これをエラー訂正回路に伝達してエラ
ー訂正を行なうものである。一方ハミングチエツク回路
４−１のハミングチエツク出力は、１ビツト・２ビツト
エラー検出回路４−３のオア回路４−3a,4−3bにも伝達
される。そして１ビツト・２ビツトエラー検出回路４−
３のアンド回路４−3eにはエラーデコード回路４−２の
アンド回路４−2e,4−2f…４−2gの出力が印加される。
アンド回路４−3eは、１ビツトエラーの存在するとき
「１」を出力し、またアンド回路４−3fは２ビツトエラ
ーの存在するとき「１」を出力する。
ータ１に１ビツトエラーが存在する場合にはこれを検出
するとともにECCにもとづき上記１ビツトエラー訂正を
行ない、また２ビツトエラーが存在する場合にはこれを
検出するものである。そしてこのECCチエツク回路部４
は、第４図に示す如く、ハミングチエツク回路４−１
と、エラーデコード回路４−２および１ビツト・２ビツ
トエラー検出回路４−３を具備している。これらの各回
路はいずれも通常のものであつて、記憶部１から読出さ
れて出力データレジスタ３にセツトされた出力データ
は、EOR回路４−1a,b,…に図示の状態で印加され、通常
のハミングチエツクを行なう。そしてこのEOR回路４−1
g乃至４−1hから得られるハミングチエツク出力をオア
回路４−2a,4−2b…およびアンド回路４−2e,4−2f…に
もとづき１ビツトエラーの存在する場合にはエラー訂正
コードを作成し、これをエラー訂正回路に伝達してエラ
ー訂正を行なうものである。一方ハミングチエツク回路
４−１のハミングチエツク出力は、１ビツト・２ビツト
エラー検出回路４−３のオア回路４−3a,4−3bにも伝達
される。そして１ビツト・２ビツトエラー検出回路４−
３のアンド回路４−3eにはエラーデコード回路４−２の
アンド回路４−2e,4−2f…４−2gの出力が印加される。
アンド回路４−3eは、１ビツトエラーの存在するとき
「１」を出力し、またアンド回路４−3fは２ビツトエラ
ーの存在するとき「１」を出力する。
記憶制御部５は記憶装置の診断を行なうときに記憶部
に格納するテストパターンに応じて２ビツトの制御信号
を発生するものである。そしてテストパターンとしてエ
ラーの存在しない正常パターンを格納する場合には制御
信号「00」を出力し、１ビツトエラーの存在する１ビツ
トエラーパターンを格納する場合には制御信号「10」を
出力し、２ビツトエラーの存在する２ビツトエラーパタ
ーンを格納する場合には制御信号「01」を出力するもの
である。
に格納するテストパターンに応じて２ビツトの制御信号
を発生するものである。そしてテストパターンとしてエ
ラーの存在しない正常パターンを格納する場合には制御
信号「00」を出力し、１ビツトエラーの存在する１ビツ
トエラーパターンを格納する場合には制御信号「10」を
出力し、２ビツトエラーの存在する２ビツトエラーパタ
ーンを格納する場合には制御信号「01」を出力するもの
である。
エラー検出制御部６はEOR回路６−１および６−２に
より構成され、後述する如く、記憶部１に格納された診
断用パターンに対してECCチエツク回路部４が正常に動
作しているときにのみ「０」を出力するものである。ま
たエラー検出出力部７はラツチ７−1,7−２およびオア
回路７−３により構成され、これはまた後述詳記する如
く、エラー検出制御部６からECCチエツク回路部４が正
常に動作していないことを示す信号が印加されたときエ
ラー報告信号を出力するものである。
より構成され、後述する如く、記憶部１に格納された診
断用パターンに対してECCチエツク回路部４が正常に動
作しているときにのみ「０」を出力するものである。ま
たエラー検出出力部７はラツチ７−1,7−２およびオア
回路７−３により構成され、これはまた後述詳記する如
く、エラー検出制御部６からECCチエツク回路部４が正
常に動作していないことを示す信号が印加されたときエ
ラー報告信号を出力するものである。
ハミングレジスタ８は、上記ハミングチエツク回路４
−１から出力されるハミングチエツクコードを一時的に
セツトされるものである。ワークレジスタ９はECCチエ
ツク回路部４の要部の状態をセツトするレジスタであ
る。保持レジスタ10は出力データレジスタ３の出力デー
タを一時的にセツトするレジスタであり、保持レジスタ
11,12はアドレスレジスタ２のアドレスデータを一時的
にセツトするレジスタである。そして検出レジスタ13乃
至16は、それぞれハミングレジスタ８、ワークレジスタ
９、保持レジスタ10および12の内容が一時的にセツトさ
れるレジスタであつて、エラー検出出力部７からエラー
検出信号が出力されたとき、これらの各検出レジスタ13
乃至16の内容を調査してエラー原因の解明を行なうもの
である。
−１から出力されるハミングチエツクコードを一時的に
セツトされるものである。ワークレジスタ９はECCチエ
ツク回路部４の要部の状態をセツトするレジスタであ
る。保持レジスタ10は出力データレジスタ３の出力デー
タを一時的にセツトするレジスタであり、保持レジスタ
11,12はアドレスレジスタ２のアドレスデータを一時的
にセツトするレジスタである。そして検出レジスタ13乃
至16は、それぞれハミングレジスタ８、ワークレジスタ
９、保持レジスタ10および12の内容が一時的にセツトさ
れるレジスタであつて、エラー検出出力部７からエラー
検出信号が出力されたとき、これらの各検出レジスタ13
乃至16の内容を調査してエラー原因の解明を行なうもの
である。
従来のRAS回路付記憶装置は、以上のように構成され
ているので、ビツトエラーが生ずると必ず記憶装置の診
断をするようにしていたため、そのたびにシステムダウ
ンとなり、システムの稼動率が低下するという問題点が
あつた。
ているので、ビツトエラーが生ずると必ず記憶装置の診
断をするようにしていたため、そのたびにシステムダウ
ンとなり、システムの稼動率が低下するという問題点が
あつた。
この発明は、上記のような問題点を解消するためにな
されたもので、システムの稼動率を向上させるように回
路構成するとともに、メモリ素子の故障か、ECC機能の
故障であるかを判別することができるRAS回路付記憶装
置を得ることを目的とする。
されたもので、システムの稼動率を向上させるように回
路構成するとともに、メモリ素子の故障か、ECC機能の
故障であるかを判別することができるRAS回路付記憶装
置を得ることを目的とする。
この発明に係るRAS回路付記憶装置は、ECC機能・メモ
リ素子診断部を設けることによつて、システムが正常
か、メモリ素子が故障か、ECC機能が故障かを判別可能
なようにしたものである。
リ素子診断部を設けることによつて、システムが正常
か、メモリ素子が故障か、ECC機能が故障かを判別可能
なようにしたものである。
この発明におけるECC機能・メモリ素子診断部は、１
ビツトエラーの回数とシステムの稼動時間とから故障率
を算出し、メモリ素子のソフトエラー率（時間変化に係
わらず一定）と比較し、さらにECC機能診断を行いシス
テムが正常か、メモリ素子故障かECC機能故障かの判定
を可能にする。
ビツトエラーの回数とシステムの稼動時間とから故障率
を算出し、メモリ素子のソフトエラー率（時間変化に係
わらず一定）と比較し、さらにECC機能診断を行いシス
テムが正常か、メモリ素子故障かECC機能故障かの判定
を可能にする。
以下、この発明の一実施例を図について説明する。
第１図において、21は情報伝達用のバス、22はECC機
能・メモリ素子診断部、23は１ビツトエラーレジスタ、
24は記憶部（ECCビツト付き）、25はECCユニツト、26は
ECC診断部、27は２ビツトエラーステータス信号発生器
である。
能・メモリ素子診断部、23は１ビツトエラーレジスタ、
24は記憶部（ECCビツト付き）、25はECCユニツト、26は
ECC診断部、27は２ビツトエラーステータス信号発生器
である。
また、第２図は本発明の動作の一例を示すフローチヤ
ートである。
ートである。
次に動作について説明する。まず、ECC機能・メモリ
素子診断部22は、バス21を介して、記憶装置の１ビツト
エラーレジスタ23の内容を一定周期で読み出し（ST−
１）、１ビツトエラーの数を加算する（ST−２）。そし
て、システム稼動時間の積算値（ST−３）とエラーの加
算数とから故障率λＣを算出する（ST−４）。次にメモ
リのソフトエラー率λＳと前記故障率λＣとを比較し
（ST−５）、その結果故障率λＣの方が大きい場合に
は、ECC機能・メモリ素子診断部22がECC診断部26に命令
し、記憶部のECCユニツト25の機能が正常であるか否か
を診断する（ST−６）。
素子診断部22は、バス21を介して、記憶装置の１ビツト
エラーレジスタ23の内容を一定周期で読み出し（ST−
１）、１ビツトエラーの数を加算する（ST−２）。そし
て、システム稼動時間の積算値（ST−３）とエラーの加
算数とから故障率λＣを算出する（ST−４）。次にメモ
リのソフトエラー率λＳと前記故障率λＣとを比較し
（ST−５）、その結果故障率λＣの方が大きい場合に
は、ECC機能・メモリ素子診断部22がECC診断部26に命令
し、記憶部のECCユニツト25の機能が正常であるか否か
を診断する（ST−６）。
例えば、ECC診断部26は、同日出願の特願昭61−71462
号（RAS付記憶装置）に示された診断用データ反転機能
を有する。すなわち、ECC診断部26は、ECCユニツト25
（ハミングコード，シンドロームコードの生成、データ
１ビツトエラーの修正、ならびに修正データの再書込
み、及び２ビツトエラー以上の検出機能）に向けて出力
される記憶部24の出力データの１ビツト、あるいは２ビ
ツトを強制的に反転させ、誤ったデータをECCユニツト2
5に入力させる。次にECCユニツト25から出力されるハミ
ングコードならびにシンドロームコードの内容，データ
の内容及び１ビツトエラー、２ビツトエラーレジスタの
内容をECC機能・メモリ素子診断部22が検査して、ECCユ
ニツト25のECCエラー修正、２ビツトエラー検出、ハミ
ングコード生成、シンドロームコード生成機能を確認
し、ECCユニツト25が正常か異常であるかを診断する。
号（RAS付記憶装置）に示された診断用データ反転機能
を有する。すなわち、ECC診断部26は、ECCユニツト25
（ハミングコード，シンドロームコードの生成、データ
１ビツトエラーの修正、ならびに修正データの再書込
み、及び２ビツトエラー以上の検出機能）に向けて出力
される記憶部24の出力データの１ビツト、あるいは２ビ
ツトを強制的に反転させ、誤ったデータをECCユニツト2
5に入力させる。次にECCユニツト25から出力されるハミ
ングコードならびにシンドロームコードの内容，データ
の内容及び１ビツトエラー、２ビツトエラーレジスタの
内容をECC機能・メモリ素子診断部22が検査して、ECCユ
ニツト25のECCエラー修正、２ビツトエラー検出、ハミ
ングコード生成、シンドロームコード生成機能を確認
し、ECCユニツト25が正常か異常であるかを診断する。
従つて、ECCユニツト25が正常ならば、メモリ素子の
ハードウエア故障、異常ならば、ECCユニツトの故障で
あることがわかる。
ハードウエア故障、異常ならば、ECCユニツトの故障で
あることがわかる。
又、２ビツトエラーが発生した場合には、割込み信号
が、バス21を介してECC機能・メモリ素子診断部22に送
信されて（ST−７）、ECC機能・メモリ素子診断部22
が、ECC診断部26にECCユニツトの診断を命令し（ST−
８）、ECCユニツト25が正常であるか否かを診断する（S
T−９）。診断方法は、１ビツトエラーの場合と同じで
ある。この時異常ならばECCユニツト25の故障であり（S
T−10）、また、正常ならば、メモリ素子ハードウエア
故障となる（ST−11）。すなわち、２ビツトエラーは、
コモンモードの故障であり、１ビツトエラーに比べて起
こる確率がきわめて少ないために、メモリハードウエア
故障とする。
が、バス21を介してECC機能・メモリ素子診断部22に送
信されて（ST−７）、ECC機能・メモリ素子診断部22
が、ECC診断部26にECCユニツトの診断を命令し（ST−
８）、ECCユニツト25が正常であるか否かを診断する（S
T−９）。診断方法は、１ビツトエラーの場合と同じで
ある。この時異常ならばECCユニツト25の故障であり（S
T−10）、また、正常ならば、メモリ素子ハードウエア
故障となる（ST−11）。すなわち、２ビツトエラーは、
コモンモードの故障であり、１ビツトエラーに比べて起
こる確率がきわめて少ないために、メモリハードウエア
故障とする。
また、ソフトエラー率は、メモリ素子固有のエラー
で、データの製作時から有するランダム故障の割合を表
わす。これは、パッケージ材料から放射されるアルフア
線による影響と考えられており、ランダム事象として生
じる故障となる。すなわち、どの任意の時間に対しても
一定の故障率となる。
で、データの製作時から有するランダム故障の割合を表
わす。これは、パッケージ材料から放射されるアルフア
線による影響と考えられており、ランダム事象として生
じる故障となる。すなわち、どの任意の時間に対しても
一定の故障率となる。
なお、ECC機能・メモリ素子診断部22は、ハードウエ
ア及びソフトウエアで構成できることはいうまでもな
い。
ア及びソフトウエアで構成できることはいうまでもな
い。
また、１ビツトエラーレジスタの代りに１ビツトエラ
ーカウンタを、更に、２ビツトエラーステータス信号発
生器の代りに、２ビツトエラーレジスタを設けるように
してもよい。
ーカウンタを、更に、２ビツトエラーステータス信号発
生器の代りに、２ビツトエラーレジスタを設けるように
してもよい。
以上のように、この発明によれば、１ビツトエラーが
生じた場合には、１ビツトエラーの回数及びシステムの
稼働時間に基づいて故障率を算出するとともに、その故
障率とソフトエラー率を比較してシステムに異常がある
か否かを判定し、システムに異常があるとき、ECC診断
部に対してECCユニットの故障を診断すべき旨の指令を
出力するように構成したので、ECC診断部はシステムに
異常があるときのみ故障を診断すればよく、従って、故
障診断のための不要なシステムダウンの回数を減少する
ことができ、システムの稼働率が向上するなどの効果が
ある。
生じた場合には、１ビツトエラーの回数及びシステムの
稼働時間に基づいて故障率を算出するとともに、その故
障率とソフトエラー率を比較してシステムに異常がある
か否かを判定し、システムに異常があるとき、ECC診断
部に対してECCユニットの故障を診断すべき旨の指令を
出力するように構成したので、ECC診断部はシステムに
異常があるときのみ故障を診断すればよく、従って、故
障診断のための不要なシステムダウンの回数を減少する
ことができ、システムの稼働率が向上するなどの効果が
ある。
第１図はこの発明の一実施例を示すRAS回路付記憶装置
の回路構成図、第２図は第１図の動作を示すフローチヤ
ート、第３図は従来の実施例を示すECC付記憶部を有す
る診断機能方式の回路図、第４図はECCチエツク回路の
詳細図である。 21はバス、22はECC機能・メモリ素子診断部、23は１ビ
ツトエラーレジスタ、24は記憶部、25はECCユニツト、2
6はECC診断部、27は２ビツトエラーステータス信号発生
器である。
の回路構成図、第２図は第１図の動作を示すフローチヤ
ート、第３図は従来の実施例を示すECC付記憶部を有す
る診断機能方式の回路図、第４図はECCチエツク回路の
詳細図である。 21はバス、22はECC機能・メモリ素子診断部、23は１ビ
ツトエラーレジスタ、24は記憶部、25はECCユニツト、2
6はECC診断部、27は２ビツトエラーステータス信号発生
器である。
フロントページの続き (56)参考文献 特開 昭56−156996（ＪＰ，Ａ) 特開 昭56−165989（ＪＰ，Ａ) 特開 昭60−173647（ＪＰ，Ａ) 特開 昭59−3800（ＪＰ，Ａ) 特開 昭53−8524（ＪＰ，Ａ) 特開 昭57−53900（ＪＰ，Ａ) 特開 昭57−100694（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１ビットまたは２ビットを反転された記憶
部の出力データを入力して、その出力データのビットエ
ラーを検出するECCユニットと、そのECCユニットの故障
を診断するECC診断部とを有するRAS回路付記憶装置にお
いて、１ビットエラーが生じた場合には、１ビットエラ
ーの回数及びシステムの稼働時間に基づいて故障率を算
出するとともに、メモリ素子固有のエラー率を示すソフ
トエラー率と当該故障率を比較し、当該故障率がソフト
エラー率より大きい場合、前記ECC診断部に対して前記E
CCユニットの故障を診断すべき旨の指令を出力し、２ビ
ットエラーが生じた場合には、直ちに前記ECC診断部に
対して前記ECCユニットの故障を診断すべき旨の指令を
出力するECC機能・メモリ素子診断部を設けたことを特
徴とするRAS回路付記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071464A JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
| US06/945,530 US4794597A (en) | 1986-03-28 | 1986-12-23 | Memory device equipped with a RAS circuit |
| DE19873702006 DE3702006A1 (de) | 1986-03-28 | 1987-01-23 | Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071464A JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226354A JPS62226354A (ja) | 1987-10-05 |
| JPH0827763B2 true JPH0827763B2 (ja) | 1996-03-21 |
Family
ID=13461337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071464A Expired - Fee Related JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827763B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114327970A (zh) * | 2021-11-30 | 2022-04-12 | 浪潮(山东)计算机科技有限公司 | 一种光驱的故障确定方法、系统及相关装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037934B2 (ja) * | 1980-04-30 | 1985-08-29 | 富士通株式会社 | 記憶装置の診断方式 |
| JPS56165989A (en) * | 1980-05-23 | 1981-12-19 | Fujitsu Ltd | Memory patrol system |
| US4479214A (en) * | 1982-06-16 | 1984-10-23 | International Business Machines Corporation | System for updating error map of fault tolerant memory |
| JPS60173647A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 情報処理装置のエラ−発生箇所検出方式 |
-
1986
- 1986-03-28 JP JP61071464A patent/JPH0827763B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62226354A (ja) | 1987-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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