JPS6027423B2 - 擬似間欠誤り検査符号発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、特に誤りを検出し、それ
に対応した処理を行う論理装置に対してその機能を有効
に確認するため擬似的に間欠故障を発生しようとして間
欠的に誤り検査符号を発生する装置に関する。

情報処理装置においては特に誤動作の検出とそれに対す
る処置とが処理の正確性を保障する上で非常に重要であ
る。

そのために従釆の情報処理装置においては主要なデータ
転送路においては１ビツトの誤り検出する奇隅検査（パ
リティチェック）が行われていた。又演算動作において
もパリティ予測演算を行いその正当性を保障していた。
最近では記憶装置などを中心に１ビットの誤りを検出訂
正し、２ビットの誤りを検出する誤り訂正符号（ＥＣＣ
）を用いたり、主要な回路を二重化して両者間の不一致
を検出するなどの方法も行われている。そして従来誤り
が検出された場合は直ちに装置を稼動停止にして保守診
断を行い早急に故障個所を発見し、修理回復していた。
しかしながら誤りのなかには非常に極限定なものもあり
、特定の環境でのみ発生し通常は発生しないような誤り
がある。このような誤りはいわゆる間欠故障であり１度
発生してもその後いまらくは発生しないかもしれない。
あるいは１度誤りを発生しても何回か同じ動作をくり返
すうちに回復してしまうかもしれない。このような種類
の誤りに対しその都度装置を稼動停止にしていたのでは
装置の稼動性が低下してしまう。従って最近の情報処理
装置はこのような誤りのために装置を稼動停止にしてし
まうことがないように一連の処理動作を何回かくり返す
機能を持っている。これがいわゆる再試行機能である。
再試行機能の実現手段はいるいるあるが例えばマイクロ
命令制御の中央処理装置では各々のソフトウェア命令単
・位に再試行を行ったり（記憶装置では個々のアクセス
単位に再試験を行うなどがある。このような再試行機能
は今まで述べてきたように間欠故障に対して有効に働く
わけであるが、検出の対象が確定性のない誤りであるた
め、その機能の積極的な確認手段がなかった。従来では
たまたま間欠故障がおきたときにその機能が正常に働く
ことが確認されるだけであった。又発生する状態も全く
偶然にまかせる他はなかつた。本発明の目的はこのよう
に不確定な発生をする間欠故障を擬似的に発生させるこ
とにより論理装置の再試行機能など間欠故障に対する対
策機能を確実かつ有効に試験することのできる擬似間欠
誤り検査符号発生装置を提供するものである。

本発明の他の目的は論理装置がある特定の状態になった
ときあらかじめ決められた回数だけ誤りを発生させるこ
とができる擬似間欠誤り検査符号発生装置を提供するこ
とにある。さらに本発明の他の目的は、誤りを発生する
論理装置の状態を任意に決定することができる擬似間欠
誤り検査符号発生装置を提供することにある。さらに本
発明の他の目的は誤りの発生の位置すなわち論理装置が
ある状態を何回か通過した後何回かの誤りを発生させる
という制御が行える擬似間欠誤り検査符号発生装置を提
供することにある。本発明は、任意に設定可能な第１の
情報を格納した第１の一時格納手段と、任意の値に変化
する第２の情報を格納した第２の一時格納手段と、前記
第１の一時格納手段からの第１の情報と前記第２の一時
格納手段からの第２の情報とを比較する比較手段と、こ
の比較手段からの比較結果が一致である場合計数し、計
数値が所定の値を示しているかを否かを示す信号を出力
する計数手段と、前記比較手段からの比較結果が一致で
ある場合に前記計数手段からの信号に応じて異常な検査
符号か又は正常な検査符号を出力し、一致でない場合に
前記計数手段からの信号にかかわらず正常な検査符号を
出力する検査符号発生手段とを含むことを特徴とする擬
似間欠誤り検査符号発生装置を構成する。

次に本発明の一実施例について図面を参照して説明する
。

第１図を参照すると本発明の第一の実施例はマイクロプ
ログラム制御の論理装置２００川こ付随して動作する本
発明による擬似間欠誤り符号発生装置の一例であり、こ
の擬似間欠誤り符号発生装置１０００は、論理装置２０
００の特定のマイクロプログラムアドレスを格納してお
く１６ビットの状態レジスタ１０とそのビットの出力信
号１００，１０１，１０２・・・・・・１１５を一方の
入力として論理装置２０００内のマイクロプログラムア
ドレスを指定する１６ビットのＲＡレジスタ５０の各ビ
ットの出力信号２００，２０１，２０２・・・・・・２
１５を他の入力とする１６ビットの２入力排他的論理和
回路２０と該排他的論理和回路２０の１６ビットの否定
出力信号の集約論理積信号１２１を一方の入力とする２
入力論理積回路３０とデータ入力１４４を論理“１”に
固定され、セット動作が前述の論理積回路３０の出力信
号１３１とクロツク入力１４３とによって制御され、リ
セット動作が信号１４２によって制御され、その否定出
力１４１が前述の論理積回路３０のもう一方の入力とな
っているフリツプフロップ４０とを含み論理装置２００
０のＲＡレジスタ５０と排他的論理和回路２０との間で
各ビット毎にインタフェース２００，２０１，２０２・
・・・・・２１５を有し、又論理積回路３０と論理装置
２０００内のパリティ発生回路ＰＧ６０１こ誤りを発生
させる回路７０とのインタフェース１３１とを有する。
第２図を参照すると本発明による制御回路の動作は論理
装置のクロックに同期して行われ、まずフリップフロツ
プ４０のリセットから開始される。状態レジスタ１０１
こはＯＦ４２（１鏡隼数）が格納されている場合につい
て説明する。ＲＡレジスタ５０は現在実行中のマイクロ
命令のアドレスを格納しており１クロック毎に変化する
。クロック１０２においてＲＡレジスタ５０の内容がＯ
Ｆ４２（ｌａｇ数）になると排他的論理和回路の出力１
２１が“１”になる。クロック１０１以前は信号１２１
は“０”でありフリップフロップ４０は動作せずリセッ
トされた状態にある。しかしながらクロックが１ステッ
プずつ進んでクロツク１０２になるとＲＡレジスタ５０
の内容が状態レジスタ１７の内容ＯＦ４２と一致し信号
１２１が‘‘１’’になる。信号１４１はフリツプフロ
ツプ４０の否定出力でこのときまで“１”になっている
から論理榎回路３０の出力１３１は“１”となる。この
信号１３１は“１”のとき論理装置２０００において故
障に誤ったパリティを発生させる。クロックＴ０２によ
り信号１３１が“１”になることにより次のクロツク１
０３にてフリツプフロツプ４０には“１’’がセットさ
れ偽出力信号１４１は“０”になり、フリッブフロップ
４川まロックされる。従って、クロック１０２によって
発生した論理装置２０００のパリティ誤りはクロツク１
０３１非隆は２度と発生しない。・このように第１の実
施例の制御回路においては論理装置の任意のマイクロプ
ログラムアドレスにて最初の１回だけ論理装置にパリテ
ィ誤りを発生させることができる。第３図を参照すると
本発明の第２の実施例は第１の実施例と同じ論理装置２
００川こ付随して動作する擬似間欠誤り符号発生装置で
あり、１６ビットの状態レジスタ１０とその各ビットの
出力信号１００，１０１，１０２・・・・・・１１５を
一方の入力として、ＲＡレジスタ５０の各ビットの出力
信号２００，２０１，２０２……２１５を他の入力とす
る１６ビットの２入力排他的論理和回路２０と該排他的
論理和回路２０の１６ビットの否定出力信号の集約論理
蹟信号１２１を一方の入力とする２入力論理積回路３０
とその出力１３２によってカウント動作の開始停止が制
御され、リセット動作が信号線１４３により制御されク
ロツク１４２に同期して動作する４ビットのカゥンタ４
０と該カウンタの各ビット出力１４５，１４６，１４７
，１４８を入力とし、その否定出力１４１が前述の論理
積回路３０の他の入力となる４入力論理積回路４１と、
該カウンタ４０の下位２ビットを反転する否定回路４２
とその出力の集約論理積１４９を反転する否定回路４３
とその出力信号１５０を１つの入力とし、カウンタ４０
の上位２ビットの出力１４５，１４６、を他の２入力と
し更に排他的論理和回路２０の出力信号１２１を残りの
入力とする４入力論理積回路４４とを含み論理装置２０
００のＲＡレジスタ５０の各ビットと排他的論理和回路
２０の各ビットとの間でインタフェース２００，２０１
，２０２，・・・・・・２１５を有し、又論理積回路４
４と論理袋層２０００内のパリティ発生回路ＰＧ６０に
誤りを発生させる回路７０とのインンタフェース１３１
とを有する。第４図に本発明の第２の実施例の動作を示
す。第２の実施例においても第１の実施例と同様にカウ
ンタ４０のリセットにより開始される。状態レジスタ１
０には論理装置２０００のマイクロプログラムアドレス
ＯＦ４２（１６進数）が格納されている場合について説
明する。クロック１０２までは第１の実施例と同じよう
に状態レジスタ１０の内容とが一致しないためこのカウ
ンタ４０はリセットされたままである。クロツ１０２で
ＲＡレジスタ５０の内容が状態レジスタ１０の内容ＯＦ
４２に一致するため排他的論理和回路２０の出信号１２
１が“１”になる。このときカワンタ４川ま０（１６隻
数）にリセットされているので論理鏡回路４１の否定出
力１４１は“１”になっている。従って論理積回路３０
の出力１３２は“１”となり接続されているカウンタ４
０の加算動作を可能にする。次のクロック１０３ではカ
ウンタ４０の内容が“１”加算されて１（１６隼数）と
なる。同時にＲＡレジスタ５０の内容が状態レジスタ１
０の内容が状態レジスタ１０の内容と一致しなくなるの
で排他的論理和回路２０の出力信号１２１は“０”にな
りそれにつれて論理積回路３０の出力１３２も“０”に
なるためカウンタ４０の加算動作は不能となる。以下同
様に本発生装置のカウンタ４川ま動作せず、次にクロッ
ク２０２にてＲＡレジスタ５０の内容と状態レジスタ１
０との内容ＯＦ４２が一致するまで信号１２１、カウン
タ４０、信号１４１、信号１５０、信号１３１は変化し
ない。クロック２０２にて信号１２１が“１”になると
再びクロツク１０２のときと同機の経過をたどって、カ
ウンタ４０を加算可能にし、次のクロツク２０３にて“
１”が加算されカウンタ４０の内容は２（１６隻数）と
なる。このとき論理蹟回路４４の入力信号１４５，１４
６、１５０，１２１はそれぞれ０、０、１、１となり出
力１３１は‘‘０”である。以下同機にＲＡレジスタ５
０の内容が状態レジスタ１０の内容と一致するたびにカ
ウンタ４０の内容は加算されてゆく。クロツク１２０２
が発生したあとの状態を見るとＲＡレジスタ５０の内容
はＯＦ４２５（１６隼数）であり排他的論理和回路２０
の出力信号１２１は“１”であり、カウン夕４０の内容
はＣ（１６隼数）である。論理積回路４４の入力１４５
，１４６，１５０，１２１はそれぞれ１、１、０、１で
あり信号１４１は“１”である。次にクひロック１２０
３になるとカウンタ４０が動作して内容がＤ（１鏡隼数
）になり、論理積回路４４の入力１４５，１４６，１５
０，１２１はそれぞれ１、１、１、０となる。この状態
でも信号線１３１は“０”のままである。更にクロック
が進んでもＲＡレジス夕５０の内容と状態レジスタ１０
の内容とが一致しないうちは信号線１３１のレベルは変
化しない。しかし次にＲＡレジスタ５０の内容がＯＦ４
２（１６隻数）になると論理糟回路４４の入力１４５，
１４６，１５０，１２１がそれぞれ１、１、１、１とな
り出力１３１は“１”となり論理装置２０００のパリテ
ィ発生回路ＰＧ６０の出力２６１は排他的論理和回路７
０‘こより反転される。この状態がクロツク１３０２が
発生した後の状態である。更にクロツクが進んでクロッ
ク１４０２になった場合も論理積回路の出力１３１は“
１”になる。次のクロツク１４０３で論理積回路４１の
入力信号１４５，１４６，１４７，１４８も１１１１と
なりその出１４１は“０となる。従って以後カウンタ４
川まロックされＦ（１鏡隼）のまま停止する。又、論理
糟回路４４の入力１４５，１４６，１５０，１２１は１
１００となり以後たとえＲＡレジスタ５０の内容と状態
レジスタ１０の内容とが一致しても論理装置２０００へ
の信号１３１は“０”に固定され論理装置２０００で強
制的な誤りは発生しない。このように本発明の第２の実
施例では論理装置のマイク。プログラムのアドレスがＯ
Ｆ４２になっても最初の１３回までは強制的な誤りは発
生しないが１４回目と１５回割こ２回続けて誤りが発生
し、以後発生しないという誤りの発生現象をシミュレー
トすることができる。以上の例では状態レジスタ１０の
内容に論理装置のマイクロプログラムアドレスを格納し
たが他の状態を格納しても同様の動作を行うことができ
る。そのとき排他的論理和回路２０の他の入力はそれに
応じた論理装置の状態を与えてやる。例えば一定の値を
、状態レジスタ１０１こ格納しておき排他的論理和回路
２０の他方の入力２００，２０１，２０２・・・・・・
２１５は論理装置のタイマの下位数ビットを与えればこ
の論理装置は一定時間ごとに誤りを発生することになる
。又、状態レジスタのビット数についても制御の対象と
なる論理装置に応じて任意に決められることは言うまで
もないことである。同機にカウンタ４０のビット数につ
いても強制限りを何回発生させるか、あるいは何回同じ
状態を経過した後何回誤りを発生させるかによって任意
に決定できる。更にカゥンタの出力をデコードする回路
についても誤りの発生のさせ方に従ってその構成が変わ
ってくることは第１の実施例及び第２の実施例からもあ
きらかである。すなわち第１の実施例においては最も簡
単な例であり、信号線１４１が第１及び第２のデコーダ
の役目を果しているのに対し第２の実施例においては論
理積回路４１の第１のデコーダであり否定回路４２，４
３、論理積回路４４及びそれらを接続する信号１４９，
１５０が第２のデコーダを構成している。なお、本実施
例では、所定のアドレスが、設定された値だけ発生した
ときに強制的に誤ったパリティを発生させたが、これは
ＲＡレジスタ５川こアドレス情報を格納したためであり
、このＲＡレジスタ５０にはこの他に、データ、命令、
論理装置の状態（例えばモード）を示す情報、論理装置
からの種々の論理信号であってもよい。この場合、対応
する状態レジスタ１０‘こはそれぞれの擬似的に発生さ
せようとするデータ等に対応する値が設定されればよい
。また、本実施例では検査符号としてパリティ信号を発
生したが誤り訂正符号（ＥＣＣビット）のうちの少なく
とも１ビットを強制的に反転させて発生してもよいし、
ハミング付号等の符号であってもよい。また、第１の実
施例で示されたフリップフロツプは、第２の実施例のカ
ウンタと論理回路群の変形された一態様である。以上説
明したように本発明による擬似間欠誤り符号発生装置は
論理装置の任意の状態において任意の回数だけ強制的に
誤りを発生させることができ間欠故障の処理機能などを
有効に試験することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示した回路図、第２図
は第１図に示した実施例の動作を示すタイムチャート、
第３図は本発明の他の実施例を示した回路図、第４図は
第３図に示した実施例の動作を示すタイムチャートであ
る。 １０・・・・・・レジスタ、２０・・・・・・一致回路
、３０，４１，４４・・・・・・論理積回路、４０・・
・・・・カウンタ、４２，４３・・・・・・否定回路、
５０・・・・・・レジスタ、６０・・・・・・パリティ
発生回路、７０・・・・・・排他的論理和回路、１００
０・・・・・・擬似発生装置、２０００・・・・・・論
理装置。 図 ト 蛾 図 Ｎ 蛾 濁 寸 聡 図 〜 織

Claims (1)

【特許請求の範囲】
1. １ 任意に設定可能な第１の情報を格納した第１の一時
   格納手段と、 任意の値に変化する第２の情報を格納し
   た第２の一時格納手段と、 前記第１の一時格納手段か
   らの第１の情報と前記第２の一時格納手段からの第２の
   情報とを比較する比較手段と、 該比較手段で前記第１
   の情報と第２の情報との一致が検出される毎に歩進し一
   致の回数を計数する計数手段と、 異常な検査符号を出
   力できる検査符号発生手段と、 前記計数手段の計数値
   が予め定めた範囲内にあるとき該範囲に対応する数だけ
   前記異常な検査符号を前記検査符号発生手段から連続し
   て出力させる復号手段とを含むことを特徴とする擬似間
   欠誤り検査符号発生装置。