JPS63200250A - キヤツシユ記憶装置の擬似障害発生方式 - Google Patents
キヤツシユ記憶装置の擬似障害発生方式Info
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- JPS63200250A JPS63200250A JP62031616A JP3161687A JPS63200250A JP S63200250 A JPS63200250 A JP S63200250A JP 62031616 A JP62031616 A JP 62031616A JP 3161687 A JP3161687 A JP 3161687A JP S63200250 A JPS63200250 A JP S63200250A
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- 230000010365 information processing Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000001064 degrader Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000375 direct analysis in real time Methods 0.000 description 1
- 238000012063 dual-affinity re-targeting Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一アドレスが複数のレベルを持つキャッシ
ュ記憶のエラー処理機能全試験するために、擬似障害を
発生する機能を有する情報処理装置に関する。
ュ記憶のエラー処理機能全試験するために、擬似障害を
発生する機能を有する情報処理装置に関する。
従来、この種の情報処理装置は、第3図に示される構成
を有している。ここで説明するキャッシュ記憶3は4ノ
ベルの場合である。通常の動作。
を有している。ここで説明するキャッシュ記憶3は4ノ
ベルの場合である。通常の動作。
すなわち擬似障害を使用してエラー処理機能を試験する
以外の動作では、デグレードレソスタ4のレベル0.1
.2.3の内容は全てパOnであり。
以外の動作では、デグレードレソスタ4のレベル0.1
.2.3の内容は全てパOnであり。
キャッシュ記憶3の全レベルを使用している事全示し、
インバータゲート81〜84の出力はパ1sとなる。ま
た2診断制御部1内の擬似障害指示フラグ6の内容も、
擬似障害指示レベルレソスタ7の各レベルの内容も全て
°′0″であり、擬似障害でないことを示し、アンドゲ
ート12〜15の出力である各レベルの擬似障害指示信
号16〜19は“0”となる。これ等のことにより、ノ
々リティチェック回路31〜34の出力は、オア回路3
5〜38.アンド回路41〜44全通って、そのまま各
レベルのEIF 45〜48に入力される。よって各レ
ベルのデータはチェック可能な状態で動作する。
インバータゲート81〜84の出力はパ1sとなる。ま
た2診断制御部1内の擬似障害指示フラグ6の内容も、
擬似障害指示レベルレソスタ7の各レベルの内容も全て
°′0″であり、擬似障害でないことを示し、アンドゲ
ート12〜15の出力である各レベルの擬似障害指示信
号16〜19は“0”となる。これ等のことにより、ノ
々リティチェック回路31〜34の出力は、オア回路3
5〜38.アンド回路41〜44全通って、そのまま各
レベルのEIF 45〜48に入力される。よって各レ
ベルのデータはチェック可能な状態で動作する。
次に、キャッシュ記憶3のリードでいづれかのレベルに
・やりティエラーを起こした場合に作動するエラー処理
機能が正常であるかどうかを確かめる為に、擬似障害す
なわちリードデータを強制的に)4? IJティエラー
させるか1強制的にEIF ’i点灯させる事で試験を
行う場合の動作について説明する。診断制御部1は、擬
似障害指示レベルレジスタ7の擬似障害を起こそうとす
るレベル、例えばレベル0に”1”i入れ、擬似障害指
示フラグ6に1#を入れた場合、アンドゲート12の出
力であるレベルO擬似障害指示信号16が1″となる。
・やりティエラーを起こした場合に作動するエラー処理
機能が正常であるかどうかを確かめる為に、擬似障害す
なわちリードデータを強制的に)4? IJティエラー
させるか1強制的にEIF ’i点灯させる事で試験を
行う場合の動作について説明する。診断制御部1は、擬
似障害指示レベルレジスタ7の擬似障害を起こそうとす
るレベル、例えばレベル0に”1”i入れ、擬似障害指
示フラグ6に1#を入れた場合、アンドゲート12の出
力であるレベルO擬似障害指示信号16が1″となる。
擬似障害指示レベルレジスタ7の他のレベルの内容は“
0”、デグレードレベルレジスタ4の内容は全て0”で
あるから、レベル1〜3擬似障害指示信号17〜19が
V″0”、インバータケ゛−ト81〜84の出力はパ1
”、パリティチェとなり、VベルOEIFが′l”とな
る。このことにより、レベル0のノやりティエラーが報
告され。
0”、デグレードレベルレジスタ4の内容は全て0”で
あるから、レベル1〜3擬似障害指示信号17〜19が
V″0”、インバータケ゛−ト81〜84の出力はパ1
”、パリティチェとなり、VベルOEIFが′l”とな
る。このことにより、レベル0のノやりティエラーが報
告され。
エラー処理機能が動作するので、その動作が正常かどう
かの試験が行える。レベルOのパリティエラー奮起こし
た後は9診断制御部1がデグレードレベルレジスタ4の
レベルOK、’l”’e入れ、アンドデート41の出力
を常に′0”とし、レベル0のノJ?リティエラー全報
告しないようにする。
かの試験が行える。レベルOのパリティエラー奮起こし
た後は9診断制御部1がデグレードレベルレジスタ4の
レベルOK、’l”’e入れ、アンドデート41の出力
を常に′0”とし、レベル0のノJ?リティエラー全報
告しないようにする。
デグレードレベルレジスタ4の出力は1図示してはいな
いが、キャッシュ記憶3のヒツト制御にも送られており
、デグレードレベルレジスタ4で″1″トナったレベル
はヒツトをしない様に制御サレル。デグレードレベルレ
ジスタ4のレベルOに′1”を入れることにより、キャ
ッシュ記憶3のレベルof、切離した後は1診断制御部
1は、レベルOと同様のことをレベル1.2.3につい
ても行い、どのレベルで・やリティエラーしてもエラー
処理機能が正常に動作するかを試験する。ここではキャ
ッシュ記憶が4レベルの場合で説明しだが、従来の技術
では第4図のレベル0〜3擬似障害指示信号16〜19
が示すとおシ1診断制御部1とキャッシュ記憶装置2の
間にレベルの数だけのインタフェースを張ることになる
。
いが、キャッシュ記憶3のヒツト制御にも送られており
、デグレードレベルレジスタ4で″1″トナったレベル
はヒツトをしない様に制御サレル。デグレードレベルレ
ジスタ4のレベルOに′1”を入れることにより、キャ
ッシュ記憶3のレベルof、切離した後は1診断制御部
1は、レベルOと同様のことをレベル1.2.3につい
ても行い、どのレベルで・やリティエラーしてもエラー
処理機能が正常に動作するかを試験する。ここではキャ
ッシュ記憶が4レベルの場合で説明しだが、従来の技術
では第4図のレベル0〜3擬似障害指示信号16〜19
が示すとおシ1診断制御部1とキャッシュ記憶装置2の
間にレベルの数だけのインタフェースを張ることになる
。
上述した従来の擬似障害発生方式では、キャッシュ記憶
のレベルの数と同じだけ、擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず、キャッシュ記憶の
レベルが多い場合にはハードウェア、インタフェースの
増加に繋がるという欠点がある。従って1通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合である
。
のレベルの数と同じだけ、擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず、キャッシュ記憶の
レベルが多い場合にはハードウェア、インタフェースの
増加に繋がるという欠点がある。従って1通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合である
。
本発明によるキャッシュ記憶装置の擬似障害発生方式は
、同一アドレスが複数のレベルを持つキャッシュ記憶の
エラー処理機能を試験するために。
、同一アドレスが複数のレベルを持つキャッシュ記憶の
エラー処理機能を試験するために。
擬似障害を発生する機能を有する情報処理装置において
、擬似障害を上記複数レベルのうちのどのレベルに起こ
すかにノ4ルス幅にて指示する手段と。
、擬似障害を上記複数レベルのうちのどのレベルに起こ
すかにノ4ルス幅にて指示する手段と。
前記指示の・ぐルス幅から擬似障害を起こすレベルを求
める手段を有している。
める手段を有している。
〔実施例]
次に1本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示す図である。従来技術と
同様に、キャッシュ記憶3は4レベルのものを示しであ
る。
同様に、キャッシュ記憶3は4レベルのものを示しであ
る。
擬似障害を起こしてエラー処理機能を試験する時以外は
9診断制御部1内の擬似障害指示フラグ6の内容は′0
#であるので、擬似障害指示信号11が“O”、擬似障
害指示受付フラグ9も0”とナシ、アンドゲート72.
61〜64の出カモ全てt′0”となる。また、デグレ
ードレベルレジスタ4の内容も全て0”であるので、イ
ン・り−タr−)81〜84の出力は全て°t’sとな
り。
9診断制御部1内の擬似障害指示フラグ6の内容は′0
#であるので、擬似障害指示信号11が“O”、擬似障
害指示受付フラグ9も0”とナシ、アンドゲート72.
61〜64の出カモ全てt′0”となる。また、デグレ
ードレベルレジスタ4の内容も全て0”であるので、イ
ン・り−タr−)81〜84の出力は全て°t’sとな
り。
ノクリティチェソク回路31〜34の出力はオアゲート
35〜38.アンドヶ”−ト41〜44f:、通って、
そのまま各レベルのEIF 45〜48に出力される。
35〜38.アンドヶ”−ト41〜44f:、通って、
そのまま各レベルのEIF 45〜48に出力される。
よって各レベルのデータはチェック可能な状態で動作す
る。
る。
次に、擬似障害を起こしてエラー処理機能全試験する場
合について説明する。エラー処理機能を試験するだめの
擬似障害全発生させる初期の状態として各レベルのi4
リティチェック回路31〜34の出力は全て0”、デグ
レードレベルレジスタ4の内容は全て″′0#、擬似障
害指示フラグ6の内容が“O”、擬似障害受信用カウン
タ5゜擬似障害指示受付フラグ9.擬似障害送信用カウ
ンタ8の内容も全て“0“である。尚、擬似障害送受信
カウンタ8及び50ビツト数ikとすれば。
合について説明する。エラー処理機能を試験するだめの
擬似障害全発生させる初期の状態として各レベルのi4
リティチェック回路31〜34の出力は全て0”、デグ
レードレベルレジスタ4の内容は全て″′0#、擬似障
害指示フラグ6の内容が“O”、擬似障害受信用カウン
タ5゜擬似障害指示受付フラグ9.擬似障害送信用カウ
ンタ8の内容も全て“0“である。尚、擬似障害送受信
カウンタ8及び50ビツト数ikとすれば。
nレベルのキャッシュ記憶ではに=10g2nで求めら
れる。
れる。
今、レベルOに擬似障害を起こすとする。擬似障害指示
レベルレジスタ7にfi O#″0”(レベル0を示す
)を入れ、擬似障害指示フラグ6を′1”とする。この
時、擬似障害指示レベルレジスタ7の値がパOn“0”
、擬似障害送信用カウンタ8の内容も′0#″0#であ
るので、比較器10の出力は“1#となる。よって擬似
障害指示フラグ6のリセット条件が成立しているので、
マシンのクロックが1クロック進むと擬似障害指示フラ
グ6の値が11”から“O”となり、1マシンサイクル
のみ擬似障害指示信号11が1”となる。よって擬似障
害指示受付フラグ9が“1″となる。f1マシンサイク
ルのみ°′1”のパルスであるから。
レベルレジスタ7にfi O#″0”(レベル0を示す
)を入れ、擬似障害指示フラグ6を′1”とする。この
時、擬似障害指示レベルレジスタ7の値がパOn“0”
、擬似障害送信用カウンタ8の内容も′0#″0#であ
るので、比較器10の出力は“1#となる。よって擬似
障害指示フラグ6のリセット条件が成立しているので、
マシンのクロックが1クロック進むと擬似障害指示フラ
グ6の値が11”から“O”となり、1マシンサイクル
のみ擬似障害指示信号11が1”となる。よって擬似障
害指示受付フラグ9が“1″となる。f1マシンサイク
ルのみ°′1”のパルスであるから。
擬似障害指示受付フラグ9が1#のときはインバータr
−)71の出力が′1#であるので、アンドゲート72
の出力は°′1j′となる。また、この時、擬似障害受
信用カウンタの内容はIIQ”パ0“であるので1反転
出力付アンドゲート51,52の非反転出力側・は共に
′°0″1反転出力側は共にパ1#となり、アンドダー
ト61〜64の出力はそれぞれt 1 n n Os″
′0”パ0#となる。そして、デグレードレベルレジス
タ4の内容は全て10”であるのでインバータゲート8
1〜84の出力は全て“1#となり、アンドゲート61
〜64の出力はオアゲート35〜38.アンドダート4
1〜44を通って、各レベルのEIF 45〜48に出
力されるので、レベルOFJIFのみが1″となり。
−)71の出力が′1#であるので、アンドゲート72
の出力は°′1j′となる。また、この時、擬似障害受
信用カウンタの内容はIIQ”パ0“であるので1反転
出力付アンドゲート51,52の非反転出力側・は共に
′°0″1反転出力側は共にパ1#となり、アンドダー
ト61〜64の出力はそれぞれt 1 n n Os″
′0”パ0#となる。そして、デグレードレベルレジス
タ4の内容は全て10”であるのでインバータゲート8
1〜84の出力は全て“1#となり、アンドゲート61
〜64の出力はオアゲート35〜38.アンドダート4
1〜44を通って、各レベルのEIF 45〜48に出
力されるので、レベルOFJIFのみが1″となり。
レベル0の79リテイエラーとして処理される。
ここテテクレードレベルレジスタ4のレベルOに” 1
”i入れる。デグレードレベルレジスタ4の出力は1
図示していないが、キャッシュ記憶3のヒツト制御にも
送られており、アンドデート41を常に0#とするとと
もに、レベルOのヒント全抑止するように働く。
”i入れる。デグレードレベルレジスタ4の出力は1
図示していないが、キャッシュ記憶3のヒツト制御にも
送られており、アンドデート41を常に0#とするとと
もに、レベルOのヒント全抑止するように働く。
レベルOの切離しを行った後に、レベル2に擬似障害を
起こすとする。デグレードレベルレジスタ4のVベルO
に“1#が入っている他は前述した初期状態にする。こ
の状態で擬似障害指示フラグ6に“1″全入れ、且つ擬
似障害指示レベルレジスタ7にレベル2を示す°′1#
″′0”を入れる。
起こすとする。デグレードレベルレジスタ4のVベルO
に“1#が入っている他は前述した初期状態にする。こ
の状態で擬似障害指示フラグ6に“1″全入れ、且つ擬
似障害指示レベルレジスタ7にレベル2を示す°′1#
″′0”を入れる。
この時、擬似障害指示フラグ6の出力である擬似障害送
信用カウンタ8はセット状態となる。この状態で1マシ
ンサイクル後には擬似障害送信用カラ/り8の内容はパ
0#″′1”となり、さらに1マシンサイクル後には1
”′Onとなる。この時。
信用カウンタ8はセット状態となる。この状態で1マシ
ンサイクル後には擬似障害送信用カラ/り8の内容はパ
0#″′1”となり、さらに1マシンサイクル後には1
”′Onとなる。この時。
擬似障害指示レベルレジスタ7と擬似障害送信用カウン
タ8の内容が一致する為、比較器10の出力が°゛1#
となり、擬似障害指示フラグ6のリセット条件が成立゛
する。よって、さらに1マシンサイクル後に擬似障害指
示フラグ6が0”となるので9合計3マシンサイクルの
間擬似障害指示信号11が°′1#となる。
タ8の内容が一致する為、比較器10の出力が°゛1#
となり、擬似障害指示フラグ6のリセット条件が成立゛
する。よって、さらに1マシンサイクル後に擬似障害指
示フラグ6が0”となるので9合計3マシンサイクルの
間擬似障害指示信号11が°′1#となる。
この信号はキャッシュ記憶装置2に送られると。
第2図に示す様に、インバータゲート71の出力が3マ
シンサイクルだけ0”となるのに対し。
シンサイクルだけ0”となるのに対し。
擬似障害指示受付フラグ9の出力は1マシンサイクル遅
れて3マシンサイクルだけ1”となるので、アンドダー
ト72の出力は擬似障害指示受付フラグ9が′1″′と
なっている3マシ/サイクルのウチ最後の1マシンサイ
クルと同じ期間“1”となる。擬似障害指示受付フラグ
9の出力は、擬似障害受信用カウンタ5のセット条件と
なっているため、3マシンサイクル分つ一!J”1””
1”となる1でカウントアツプする。この期間、先に述
べたアンドヶ” −ドア 2の出力がパ1”となって。
れて3マシンサイクルだけ1”となるので、アンドダー
ト72の出力は擬似障害指示受付フラグ9が′1″′と
なっている3マシ/サイクルのウチ最後の1マシンサイ
クルと同じ期間“1”となる。擬似障害指示受付フラグ
9の出力は、擬似障害受信用カウンタ5のセット条件と
なっているため、3マシンサイクル分つ一!J”1””
1”となる1でカウントアツプする。この期間、先に述
べたアンドヶ” −ドア 2の出力がパ1”となって。
アンドゲート61〜64全有効とするのは擬似障害受信
用カウンタ5の内容がパ1”0″の時であリ、アンドゲ
ート63のみが°′1#となり、アン)”ff−トロ1
,62.64はIO”ツママドする。
用カウンタ5の内容がパ1”0″の時であリ、アンドゲ
ート63のみが°′1#となり、アン)”ff−トロ1
,62.64はIO”ツママドする。
よってオアケ” −ト35〜38の出力は0””o”1
@ 1 # It O#となり、デグレードレベルレジ
スタ4のレベルOのみがパ1”であるから、アンドy
−ト41〜44のうちアンドダート43のみが1”とな
り、レベル2のEIF 47が′1#となシ、レベル2
のエラーとなる。
@ 1 # It O#となり、デグレードレベルレジ
スタ4のレベルOのみがパ1”であるから、アンドy
−ト41〜44のうちアンドダート43のみが1”とな
り、レベル2のEIF 47が′1#となシ、レベル2
のエラーとなる。
以上のことより、レベルO,レベル2の擬似障害を任意
に設定できたことがわかる。レベル1゜3についても同
様のことが言え、任意のレベルに擬似障害全設定可能と
なる。
に設定できたことがわかる。レベル1゜3についても同
様のことが言え、任意のレベルに擬似障害全設定可能と
なる。
以上説明したように1本発明は、擬似障害全複数レベル
のうちどのレベルに起こすか全ハルス幅にて指示する手
段と、指示のノクルス幅から擬似障害を起こすレベルを
求める手段を有する構成とすることにより、キャッシュ
記憶のレベル数が幾つになろうとも1本の擬似障害指示
信号で擬似障害を起こせるという効果がある。又、任意
のレベルに擬似障害を起こせるという効果がある。
のうちどのレベルに起こすか全ハルス幅にて指示する手
段と、指示のノクルス幅から擬似障害を起こすレベルを
求める手段を有する構成とすることにより、キャッシュ
記憶のレベル数が幾つになろうとも1本の擬似障害指示
信号で擬似障害を起こせるという効果がある。又、任意
のレベルに擬似障害を起こせるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図、第2図は第1図の
動作の一例全示すタイムチャート、第3図は従来技術を
示す図である。 1・・・診断制御部、2・・・キャッシュ記憶装置、3
・・・キャッシュ記憶、4・・・デグレードレベルレジ
スタ、5・・・擬似障害受信用カウンタ、6・・・擬似
障害指示フラグ、7・・・擬似障害指示レベルレジスタ
。 8・・・擬似障害送信用カウンタ、9・・・擬似障害指
示受付フラグ、10・・・比較器、11・・・擬似障害
指示信号、31〜34・・・パリティチェック回路、3
5〜38・・・オアゲート、41〜44・・・アンドグ
9−ト。
動作の一例全示すタイムチャート、第3図は従来技術を
示す図である。 1・・・診断制御部、2・・・キャッシュ記憶装置、3
・・・キャッシュ記憶、4・・・デグレードレベルレジ
スタ、5・・・擬似障害受信用カウンタ、6・・・擬似
障害指示フラグ、7・・・擬似障害指示レベルレジスタ
。 8・・・擬似障害送信用カウンタ、9・・・擬似障害指
示受付フラグ、10・・・比較器、11・・・擬似障害
指示信号、31〜34・・・パリティチェック回路、3
5〜38・・・オアゲート、41〜44・・・アンドグ
9−ト。
Claims (1)
- 1、同一アドレスが複数のレベルを持つキャッシュ記憶
のエラー処理機能を試験するために、擬似障害を発生す
る機能を有する情報処理装置において、擬似障害を上記
複数レベルのうちどのレベルに起こすかをパルス幅にて
指示する手段と、前記指示のパルス幅から擬似障害を起
こすレベルを求める手段を有することを特徴とするキャ
ッシュ記憶装置の擬似障害発生方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62031616A JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62031616A JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63200250A true JPS63200250A (ja) | 1988-08-18 |
JPH0693231B2 JPH0693231B2 (ja) | 1994-11-16 |
Family
ID=12336144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62031616A Expired - Lifetime JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0693231B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
-
1987
- 1987-02-16 JP JP62031616A patent/JPH0693231B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
Also Published As
Publication number | Publication date |
---|---|
JPH0693231B2 (ja) | 1994-11-16 |
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