JPS6239786B2 - - Google Patents
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- Publication number
- JPS6239786B2 JPS6239786B2 JP55181477A JP18147780A JPS6239786B2 JP S6239786 B2 JPS6239786 B2 JP S6239786B2 JP 55181477 A JP55181477 A JP 55181477A JP 18147780 A JP18147780 A JP 18147780A JP S6239786 B2 JPS6239786 B2 JP S6239786B2
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- JP
- Japan
- Prior art keywords
- circuit
- test
- circuits
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- signals
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- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 32
- 238000001514 detection method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は故障検出回路のための試験回路を内蔵
した集積回路に関する。
した集積回路に関する。
現在のように集積回路の規模が大きくなると、
集積回路外部からだけでは思いどおりの内部信号
を調べることができず集積回路の誤動作を検出す
ることが難しくなり、また外部の回路はできるだ
け少なくするために、故障検出回路が内蔵される
集積回路が多くなつてくる。しかし、この故障検
出回路自体もまた故障することがあり、もしその
故障のために集積回路本来の機能を果すべき機能
回路の故障検出ができない状態になると、起能回
路の誤動作にいつまでも気付かないまゝ経過して
いき、過大に増幅された誤りの結果を招来しかね
ない。
集積回路外部からだけでは思いどおりの内部信号
を調べることができず集積回路の誤動作を検出す
ることが難しくなり、また外部の回路はできるだ
け少なくするために、故障検出回路が内蔵される
集積回路が多くなつてくる。しかし、この故障検
出回路自体もまた故障することがあり、もしその
故障のために集積回路本来の機能を果すべき機能
回路の故障検出ができない状態になると、起能回
路の誤動作にいつまでも気付かないまゝ経過して
いき、過大に増幅された誤りの結果を招来しかね
ない。
このような悪い結果を回避するためには、故障
検出回路が正しく故障検出を行うことを確めるた
めの試験が必要になる。
検出回路が正しく故障検出を行うことを確めるた
めの試験が必要になる。
従来のこの種の集積回路は、機能回路と、該機
能回路の故障検出を行うための故障検出回路とで
構成されている。
能回路の故障検出を行うための故障検出回路とで
構成されている。
このような従来構成では、故障検出回路の試験
は、該故障検出回路を内蔵する集積回路とは別個
の外部の試験回路より、該集積回路の端子をアク
セスして行つている。しかし、故障検出回路は、
例えば、16ビツト演算回路における４個の４ビツ
ト単位のパリテイチエツク回路のように、多数の
小単位から構成されており、これらの構成要素そ
れぞれ各々に個別の試験信号を供給する必要があ
るのであるが、集積回路のピンネツクのため、充
分な数の試験信号を外部から供給できず、故障検
出回路をよく試験できないという欠点がある。
は、該故障検出回路を内蔵する集積回路とは別個
の外部の試験回路より、該集積回路の端子をアク
セスして行つている。しかし、故障検出回路は、
例えば、16ビツト演算回路における４個の４ビツ
ト単位のパリテイチエツク回路のように、多数の
小単位から構成されており、これらの構成要素そ
れぞれ各々に個別の試験信号を供給する必要があ
るのであるが、集積回路のピンネツクのため、充
分な数の試験信号を外部から供給できず、故障検
出回路をよく試験できないという欠点がある。
本発明の目的は信頼性を向上させた集積回路を
提供することにある。
提供することにある。
本発明の回路は、機能回路と、該機能回路の故
障検出を行うための故障検出回路と、入力信号数
よりも多い数の出力信号を得る計数回路から成り
前記故障検出回路の試験を行うための試験回路と
を有する。
障検出を行うための故障検出回路と、入力信号数
よりも多い数の出力信号を得る計数回路から成り
前記故障検出回路の試験を行うための試験回路と
を有する。
次に本発明について図面を参照して詳細に説明
する。
する。
図は本発明の一実施例を示す回路図である。
本発明の一実施例は機能回路である演算回路１
と、該演算回路１の故障検出を行うための故障検
出回路であるパリテイ予測回路２、パリテイチエ
ツク回路３，４、一致チエツク回路５，６および
論理和回路７と、パリテイチエツク回路３，４お
よび一致チエツク回路５，６の試験を行うための
試験回路である３ビツトカウンタ８およびデコー
ダ９とから構成されている。なお本実施例ではパ
リテイは偶数パリテイとしている。
と、該演算回路１の故障検出を行うための故障検
出回路であるパリテイ予測回路２、パリテイチエ
ツク回路３，４、一致チエツク回路５，６および
論理和回路７と、パリテイチエツク回路３，４お
よび一致チエツク回路５，６の試験を行うための
試験回路である３ビツトカウンタ８およびデコー
ダ９とから構成されている。なお本実施例ではパ
リテイは偶数パリテイとしている。
演算回路１は演算数A0〜A7と演算数B0〜B7に
対して演算を行い演算結果Z0〜Z7を出力するとい
う当集積回路本来の機能を果す回路である。
対して演算を行い演算結果Z0〜Z7を出力するとい
う当集積回路本来の機能を果す回路である。
パリテイ予測回路２は、演算数A0〜A3，A4〜
A7，B0〜B3およびB4〜B7それぞれに対して付与
されて当回路に入力されるパリテイ信号AP0，
AP1，BP0およびBP1と、上記演算回路１におけ
る演算中における各ビツトの桁上げ出力とから演
算結果Z0〜Z7に対するパリテイ信号ZP0およびZP1
の予測を行うための回路であり、例えば、情報処
理学会編、1980年３月オーム社発行の新版情報処
理ハンドブツク頁773〜774に記載されているよう
に公知なものである。
A7，B0〜B3およびB4〜B7それぞれに対して付与
されて当回路に入力されるパリテイ信号AP0，
AP1，BP0およびBP1と、上記演算回路１におけ
る演算中における各ビツトの桁上げ出力とから演
算結果Z0〜Z7に対するパリテイ信号ZP0およびZP1
の予測を行うための回路であり、例えば、情報処
理学会編、1980年３月オーム社発行の新版情報処
理ハンドブツク頁773〜774に記載されているよう
に公知なものである。
パリテイチエツク回路３および４は、それぞれ
演算結果Z0〜Z3およびZ4〜Z7から実際にパリテイ
信号を生成してこの生成パリテイ信号と、上述の
パリテイ予測回路２が予測した予測パリテイ信号
との一致性をチエツクすること（排他的論理和演
算）により、演算回路１の故障検出を行う。
演算結果Z0〜Z3およびZ4〜Z7から実際にパリテイ
信号を生成してこの生成パリテイ信号と、上述の
パリテイ予測回路２が予測した予測パリテイ信号
との一致性をチエツクすること（排他的論理和演
算）により、演算回路１の故障検出を行う。
参照記号Ａ，Ｘは当集積回路に含まれる演算回
路１とは別の正規な機能回路から得られる動作結
果あるいは動作の途中結果である正規信号であ
り、参照記号A′，X′は動作チエツクのため前述
の正規回路とは別の回路によつて求めた副次信
号、例えば加算器における先回り桁上げに対する
伝搬桁上げ、あるいは二重化回路の一方の出力な
どを示す。一致チエツク回路５および６はそれぞ
れ正規信号Ａ，Ｘと副次信号A′，X′との一致性
をチエツクすること（排他的論理和演算）により
正規な機能回路の故障検出を行う。
路１とは別の正規な機能回路から得られる動作結
果あるいは動作の途中結果である正規信号であ
り、参照記号A′，X′は動作チエツクのため前述
の正規回路とは別の回路によつて求めた副次信
号、例えば加算器における先回り桁上げに対する
伝搬桁上げ、あるいは二重化回路の一方の出力な
どを示す。一致チエツク回路５および６はそれぞ
れ正規信号Ａ，Ｘと副次信号A′，X′との一致性
をチエツクすること（排他的論理和演算）により
正規な機能回路の故障検出を行う。
さて、次に故障検出回路であるパリテイチエツ
ク回路３，４および一致チエツク回路５，６の試
験を行う方法を説明する。試験に先立つてまず、
クリア信号Ｃにより３ビツトカウンタ８をクリア
する。ついでカウント指示信号CTを供給して３
ビツトカウンタ８を動作させる。デコーダ９は３
ビツトカウンタ８から入力される３種類のパルス
をデコードして８種類の試験パルスを次々に出力
できる。この８種類の試験パルスのうち試験パル
ス０が出力される時は当集積回路は試験モードで
はなく通常モードとして正常に働き、パリテイチ
エツク回路３，４および一致チエツク回路５，６
も上述のごとく動作している。
ク回路３，４および一致チエツク回路５，６の試
験を行う方法を説明する。試験に先立つてまず、
クリア信号Ｃにより３ビツトカウンタ８をクリア
する。ついでカウント指示信号CTを供給して３
ビツトカウンタ８を動作させる。デコーダ９は３
ビツトカウンタ８から入力される３種類のパルス
をデコードして８種類の試験パルスを次々に出力
できる。この８種類の試験パルスのうち試験パル
ス０が出力される時は当集積回路は試験モードで
はなく通常モードとして正常に働き、パリテイチ
エツク回路３，４および一致チエツク回路５，６
も上述のごとく動作している。
デコーダ９は次々に試験パルス１をパリテイチ
エツク回路３に、試験パルス２をパリテイチエツ
ク回路４に、試験パルス３を一致チエツク回路５
にそして試験パルス４を一致チエツク回路６に供
給し、これら各被試験回路３，４，５，６におけ
る排他的論理和演算の一入力とする。演算回路１
およびパリテイ予測回路２は正常動作をしている
ので、被試験回路３，４，５，６が正常動作をし
ているならば、これら被試験回路における試験パ
ルスを除いての排他的論理和演算の結果は０であ
る筈である。したがつて、論理和回路７から４個
の試験パルスが出力されるか否かを観測すること
により、パリテイチエツク回路３，４および一致
チエツク回路５，６全ての試験を行うことができ
る。デコーダ９はなお試験パルス５，６，７の３
種類の試験パルスを出力するのであと３個の故障
検出回路を試験できる。
エツク回路３に、試験パルス２をパリテイチエツ
ク回路４に、試験パルス３を一致チエツク回路５
にそして試験パルス４を一致チエツク回路６に供
給し、これら各被試験回路３，４，５，６におけ
る排他的論理和演算の一入力とする。演算回路１
およびパリテイ予測回路２は正常動作をしている
ので、被試験回路３，４，５，６が正常動作をし
ているならば、これら被試験回路における試験パ
ルスを除いての排他的論理和演算の結果は０であ
る筈である。したがつて、論理和回路７から４個
の試験パルスが出力されるか否かを観測すること
により、パリテイチエツク回路３，４および一致
チエツク回路５，６全ての試験を行うことができ
る。デコーダ９はなお試験パルス５，６，７の３
種類の試験パルスを出力するのであと３個の故障
検出回路を試験できる。
本発明には、以上のように、機能回路の故障検
出を行う故障検出回路を試験するための試験回路
を順序回路で構成して機能回路および故障検出回
路と共に同一集積回路に集積化することにより、
前記試験回路を動作させる極く少数の入力信号か
ら多数の試験信号を前記故障検出回路に供給でき
るようになり、故障検出回路の試験率を向上させ
ることができるため、該集積回路の信頼性向上を
達成できるという効果がある。
出を行う故障検出回路を試験するための試験回路
を順序回路で構成して機能回路および故障検出回
路と共に同一集積回路に集積化することにより、
前記試験回路を動作させる極く少数の入力信号か
ら多数の試験信号を前記故障検出回路に供給でき
るようになり、故障検出回路の試験率を向上させ
ることができるため、該集積回路の信頼性向上を
達成できるという効果がある。
図は本発明の一実施例を示す回路図である。
図において、１……演算回路、２……パリテイ
予測回路、３，４……パリテイチエツク回路、
５，６……一致チエツク回路、７……論理和回
路、８……３ビツトカウンタ、９……デコーダ、
A0〜A7，B0〜B7……演算数、Z0〜Z7……演算結
果、AP0，AP1，BP0，BP1，ZP0，ZP1……パリテ
イ信号、Ａ，Ｘ……正規信号、A′，X′……副次
信号、Ｃ……クリア信号、CT……カウント指示
信号。
予測回路、３，４……パリテイチエツク回路、
５，６……一致チエツク回路、７……論理和回
路、８……３ビツトカウンタ、９……デコーダ、
A0〜A7，B0〜B7……演算数、Z0〜Z7……演算結
果、AP0，AP1，BP0，BP1，ZP0，ZP1……パリテ
イ信号、Ａ，Ｘ……正規信号、A′，X′……副次
信号、Ｃ……クリア信号、CT……カウント指示
信号。
Claims (1)
- １ 機能回路と、該機能回路の故障検出を行うた
めの故障検出回路と、入力信号数よりも多い数の
出力信号を得る組合せ回路から成り前記故障検出
回路の試験を行うための試験回路を内蔵したこと
を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181477A JPS57105053A (en) | 1980-12-22 | 1980-12-22 | Integrated circuit which has incorporated testing circuit for fault detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181477A JPS57105053A (en) | 1980-12-22 | 1980-12-22 | Integrated circuit which has incorporated testing circuit for fault detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105053A JPS57105053A (en) | 1982-06-30 |
| JPS6239786B2 true JPS6239786B2 (ja) | 1987-08-25 |
Family
ID=16101434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55181477A Granted JPS57105053A (en) | 1980-12-22 | 1980-12-22 | Integrated circuit which has incorporated testing circuit for fault detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57105053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429654Y2 (ja) * | 1985-11-30 | 1992-07-17 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8400358A (nl) * | 1984-02-06 | 1985-09-02 | Philips Nv | Inrichting voor de pariteitsbewaking van pariteitsbits bevattende bitgroepen. |
| JP2670049B2 (ja) * | 1987-06-29 | 1997-10-29 | 日本電信電話株式会社 | 半導体メモリの試験方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918403A (ja) * | 1972-06-12 | 1974-02-18 | ||
| JPS49123549A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5520555A (en) * | 1978-08-01 | 1980-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit for information process system |
-
1980
- 1980-12-22 JP JP55181477A patent/JPS57105053A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918403A (ja) * | 1972-06-12 | 1974-02-18 | ||
| JPS49123549A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5520555A (en) * | 1978-08-01 | 1980-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit for information process system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429654Y2 (ja) * | 1985-11-30 | 1992-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105053A (en) | 1982-06-30 |
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