JPS59200353A - ゲ−ト回路診断方式 - Google Patents
ゲ−ト回路診断方式Info
- Publication number
- JPS59200353A JPS59200353A JP58073405A JP7340583A JPS59200353A JP S59200353 A JPS59200353 A JP S59200353A JP 58073405 A JP58073405 A JP 58073405A JP 7340583 A JP7340583 A JP 7340583A JP S59200353 A JPS59200353 A JP S59200353A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- scan
- gate circuit
- count
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は被試験装置内の縦続接続された複数のゲート回
路に対し、試験装置からシリアルスキャンイン信号を与
えクロックでシフトさせ、スキャンアゝダ・手信号を戻
してチェックするゲート回路診断方式に関するものでる
る。
路に対し、試験装置からシリアルスキャンイン信号を与
えクロックでシフトさせ、スキャンアゝダ・手信号を戻
してチェックするゲート回路診断方式に関するものでる
る。
（２）従来技術と問題点
従来、情報処理装置等でＬＳＩ化されたフリップフロッ
プＣＦＦ’）’、 レジスタ等の多数のゲート回路が
縦続接続されている場合、試験装置からスキャンイン信
号を与えクロックでシフトさせ、スキャンアウト信号を
戻してチェックする診断方式が用いられる。この場合、
各ゲート回路にスキャンイン信号を与える方法としては
、確定されたアドレスを与えてそれぞれクロック歩進す
る方式と、シリアルスキャンイン信号を初段のゲート回
路に与え順次シフトする方式がるるか、前者は障害時の
ゲート回路をアドレスによシ直ちに確定できるのに対し
、後者は構成は闇単になるが障害時のゲート回路を決定
するのに時間がかかるという欠点がある。
プＣＦＦ’）’、 レジスタ等の多数のゲート回路が
縦続接続されている場合、試験装置からスキャンイン信
号を与えクロックでシフトさせ、スキャンアウト信号を
戻してチェックする診断方式が用いられる。この場合、
各ゲート回路にスキャンイン信号を与える方法としては
、確定されたアドレスを与えてそれぞれクロック歩進す
る方式と、シリアルスキャンイン信号を初段のゲート回
路に与え順次シフトする方式がるるか、前者は障害時の
ゲート回路をアドレスによシ直ちに確定できるのに対し
、後者は構成は闇単になるが障害時のゲート回路を決定
するのに時間がかかるという欠点がある。
第１図はこの後者′のシリアルスキャンイン信号方式の
１例回路金示したものである。
１例回路金示したものである。
同図にお匹で、被試験装置１内にＮ個ＯＦＦが縦続接続
されておシ、これに対し試験装置２からレジスタ２−１
内の子キャンイン（ＳＤｉ）データを、スキャンクロッ
クで歩進させて、レジスタ２−２内のスキャンアウト（
ＳＤｏ）データを戻し、これとレジスタ２−３内のスキ
ャンアウトデータ期待１１ｆ トヲＥＯＲ回路２−４を
通して不一致を検出する。
されておシ、これに対し試験装置２からレジスタ２−１
内の子キャンイン（ＳＤｉ）データを、スキャンクロッ
クで歩進させて、レジスタ２−２内のスキャンアウト（
ＳＤｏ）データを戻し、これとレジスタ２−３内のスキ
ャンアウトデータ期待１１ｆ トヲＥＯＲ回路２−４を
通して不一致を検出する。
不一致によ）障害発生があることは分るが、その障害が
どのＦＦで起っているかを直ちに知ることはできない。
どのＦＦで起っているかを直ちに知ることはできない。
従って、スキャン動作の開始時点よシのスキャンクロッ
クを被試験装置１の外部に別にカウンタ６を取付けて調
べなければならない。
クを被試験装置１の外部に別にカウンタ６を取付けて調
べなければならない。
この場合、カウンタ６の調整や初期設定の外、ＦＦの数
が数百にも達すると障害Ａ丘にも時間がかが９、また障
害個所の判定ミスの可能性も高い。
が数百にも達すると障害Ａ丘にも時間がかが９、また障
害個所の判定ミスの可能性も高い。
（３）発明の目的
本発明の目的は被試験装置内の縦続接続された複数のゲ
ート回路に対し、スキャンイン、クロック歩進、クロッ
クアウトによシチェックし、かつ障害個所を容易に判定
できるゲート回路診断方式を提供することである。
ート回路に対し、スキャンイン、クロック歩進、クロッ
クアウトによシチェックし、かつ障害個所を容易に判定
できるゲート回路診断方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のゲート回路診断方式
は被試験装置内の縦続接続された複数のゲート回路に対
し、試験装置からシリアルスキャンイン信号を与えてク
ロックでシフトさせ、スキャンアウト１８号を戻してチ
ェックするゲート回路診断方式において、被試験装置内
にクロックのシフト数をカウントするカウンタを設け、
試験時カウント開始からのカウント数を参照できるよう
にしたことを特徴とするものである。
は被試験装置内の縦続接続された複数のゲート回路に対
し、試験装置からシリアルスキャンイン信号を与えてク
ロックでシフトさせ、スキャンアウト１８号を戻してチ
ェックするゲート回路診断方式において、被試験装置内
にクロックのシフト数をカウントするカウンタを設け、
試験時カウント開始からのカウント数を参照できるよう
にしたことを特徴とするものである。
（５）発明の実施例
第２図は本発明の実施例の構成説明図である。
図において、第１図と異なる点は被試験装置１の外部に
別に設けたカウンタ６の代シに、障薔Ａｆ尋用のカウン
タ１１を装置１内に内蔵し、カウント値を表示させる。
別に設けたカウンタ６の代シに、障薔Ａｆ尋用のカウン
タ１１を装置１内に内蔵し、カウント値を表示させる。
このカウンタ１１は第１図と同様にスキャンクロックで
更新され、２２列１−１〜１−Ｎが１ビツトシフトされ
る毎にカウンタ１１が＋１される。しかし、このカウン
タはＦＦタリのリセットと１司時にリセットされ、その
カウント１直はＦＦ列と完全に合致するように設定され
ている。
更新され、２２列１−１〜１−Ｎが１ビツトシフトされ
る毎にカウンタ１１が＋１される。しかし、このカウン
タはＦＦタリのリセットと１司時にリセットされ、その
カウント１直はＦＦ列と完全に合致するように設定され
ている。
従って予めＦＦ列の各ＦＦに番号を付しておけば、試験
装置２のＥＯＲ回路２−４から不一致信号が発生したこ
とによシ、スキャンクロックをストップし、その時のカ
ウント値を見れば障害ＦＦを直ちに見分けることができ
る。
装置２のＥＯＲ回路２−４から不一致信号が発生したこ
とによシ、スキャンクロックをストップし、その時のカ
ウント値を見れば障害ＦＦを直ちに見分けることができ
る。
（６）発明の詳細
な説明したように、本発明によれば、被試験装置内の縦
続接続された複数のゲート回路に試験装置からスキャン
イン、クロック歩進、スキャンアウトによるチェックを
行なう場合、被試験装置内に専用のカウンタを内蔵しカ
ウント値を表示させるようにしたものである。これによ
シ障害のゲート回路を直ちに見分けることがでさるため
、障簀調丘時の時間の短縮１判定ミスの防止に役立つと
ころが極めて大きい。
続接続された複数のゲート回路に試験装置からスキャン
イン、クロック歩進、スキャンアウトによるチェックを
行なう場合、被試験装置内に専用のカウンタを内蔵しカ
ウント値を表示させるようにしたものである。これによ
シ障害のゲート回路を直ちに見分けることがでさるため
、障簀調丘時の時間の短縮１判定ミスの防止に役立つと
ころが極めて大きい。
第１図は従来例の構成説明図、第２図は本発明の要部の
構成説明図であシ、図中、１は被試験装置、１−１〜１
−Ｎはフリップ７０ツブ（ＦＦ）、２は試験装置、２−
１〜２−６はレジスタ、２−４はＦＯＲ回路、１１はカ
ウンタを示す。 第１図 ／１ 第２図 ス イ
構成説明図であシ、図中、１は被試験装置、１−１〜１
−Ｎはフリップ７０ツブ（ＦＦ）、２は試験装置、２−
１〜２−６はレジスタ、２−４はＦＯＲ回路、１１はカ
ウンタを示す。 第１図 ／１ 第２図 ス イ
Claims (1)
- 被試験装置内の縦続接続された複数のゲート回路に対し
、試験装置から７リアルスキヤンイン信号を与えてクロ
ックでシフトさせ、スキャンアウト信号を戻してチェッ
クするゲート回路診断方式において、被試験装置内にク
ロックのシフト数をカウントするカウンタを設け、試験
時カウント開始からのカウント数を参照できるようにし
たことを特徴とするゲート回路診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073405A JPS59200353A (ja) | 1983-04-26 | 1983-04-26 | ゲ−ト回路診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073405A JPS59200353A (ja) | 1983-04-26 | 1983-04-26 | ゲ−ト回路診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200353A true JPS59200353A (ja) | 1984-11-13 |
Family
ID=13517247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58073405A Pending JPS59200353A (ja) | 1983-04-26 | 1983-04-26 | ゲ−ト回路診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020165657A (ja) * | 2019-03-28 | 2020-10-08 | 株式会社デンソー | 半導体集積回路 |
-
1983
- 1983-04-26 JP JP58073405A patent/JPS59200353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020165657A (ja) * | 2019-03-28 | 2020-10-08 | 株式会社デンソー | 半導体集積回路 |
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