JPS59142651A - エラ−検出装置 - Google Patents
エラ−検出装置Info
- Publication number
- JPS59142651A JPS59142651A JP58016936A JP1693683A JPS59142651A JP S59142651 A JPS59142651 A JP S59142651A JP 58016936 A JP58016936 A JP 58016936A JP 1693683 A JP1693683 A JP 1693683A JP S59142651 A JPS59142651 A JP S59142651A
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- Japan
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- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、エラー検出装置、特に、データ処理装置にお
けるレジスタ類のエラーを検出するためのエラー検出装
置に関する。
けるレジスタ類のエラーを検出するためのエラー検出装
置に関する。
従来のエラー検出装置は、対応するレジスタに設定され
ているデータのエラーの有無を示すエラー信号を出力す
る複数のエラー検出回路と、前記エラー検出回路に対応
して設けられ対応する前記エラー信号とロック信号との
論理積をとってエラー記録用フリップフロップセット信
号をそれぞれ出力する複数のＡＮＤ回路と、前記ＡＮＤ
回路に対応して設けられ対応する前記エラー記録用フリ
ップ７０ツブセツト信号がセッチされてエラー記録用フ
リップフロップ出力信号をそれぞれ出力する複数のエラ
ー記録用フリップフロップと、すべての前記エラー記録
用フリップフロップ出力信号の論理和否定をとって前記
ロック信号として出力するＮ０Ｉ（回路とを含んで構成
される。
ているデータのエラーの有無を示すエラー信号を出力す
る複数のエラー検出回路と、前記エラー検出回路に対応
して設けられ対応する前記エラー信号とロック信号との
論理積をとってエラー記録用フリップフロップセット信
号をそれぞれ出力する複数のＡＮＤ回路と、前記ＡＮＤ
回路に対応して設けられ対応する前記エラー記録用フリ
ップ７０ツブセツト信号がセッチされてエラー記録用フ
リップフロップ出力信号をそれぞれ出力する複数のエラ
ー記録用フリップフロップと、すべての前記エラー記録
用フリップフロップ出力信号の論理和否定をとって前記
ロック信号として出力するＮ０Ｉ（回路とを含んで構成
される。
このように、従来のエラー検出装置は、最初のエラー検
出箇所を知るために、エラー記録用フリップ７０ツブか
ら出力されるエラー記録用７リツプフロツプ出力信号の
論理和否定をとって以後のエラーの抑とのためのロック
信号として用いることによ凱最初のエラー検出によって
エラー記録用スリップ７０ツブの１つがセットされたな
ら、それ以後に検出されるエラーによって、他のエラー
記録用７リツプ７０ツブがセットされることを防いでい
る。
出箇所を知るために、エラー記録用フリップ７０ツブか
ら出力されるエラー記録用７リツプフロツプ出力信号の
論理和否定をとって以後のエラーの抑とのためのロック
信号として用いることによ凱最初のエラー検出によって
エラー記録用スリップ７０ツブの１つがセットされたな
ら、それ以後に検出されるエラーによって、他のエラー
記録用７リツプ７０ツブがセットされることを防いでい
る。
しかるに、このようなエラー検出装置では、エラー検出
回路の試験実行においては、エラー記録用クリップ７０
ツブがロックされる丸め、１回ごとのエラー検出サイク
ルの実行に先立って、エラー検出回路のリセットを行な
う必要がある。
回路の試験実行においては、エラー記録用クリップ７０
ツブがロックされる丸め、１回ごとのエラー検出サイク
ルの実行に先立って、エラー検出回路のリセットを行な
う必要がある。
したがって、従来のエラー検出装置は、エラー検出回路
’！ｉ−１個ずつ順次試験する場合は、プログラムが繁
雑比し、かつ実行時間が大幅に長くなるという欠点があ
った。
’！ｉ−１個ずつ順次試験する場合は、プログラムが繁
雑比し、かつ実行時間が大幅に長くなるという欠点があ
った。
本発明の目的は、試験プログラムが単純比できるととも
に試験実行時間を短縮でさるエラー検出装置を提供する
ことにある。
に試験実行時間を短縮でさるエラー検出装置を提供する
ことにある。
すなわち、本発明の目的はデータ処理装置におけるエラ
ー検出装置において、エラー検出回路で検出したエラー
信号を、エラー記録用クリップ７０ツブに無条件にセッ
トするための試験指示信号を発生させることにより上記
の欠点を除去し、試験対象となっているエラー検出回路
で検出したエラーの状、態が、エラー記録用フリップフ
ロップに正しくセットされ、かつ、試験実行時間が従来
と比べて大幅に短縮できるエラー検出装置を提供するこ
とにある。
ー検出装置において、エラー検出回路で検出したエラー
信号を、エラー記録用クリップ７０ツブに無条件にセッ
トするための試験指示信号を発生させることにより上記
の欠点を除去し、試験対象となっているエラー検出回路
で検出したエラーの状、態が、エラー記録用フリップフ
ロップに正しくセットされ、かつ、試験実行時間が従来
と比べて大幅に短縮できるエラー検出装置を提供するこ
とにある。
本発明のエラー検出装置は、対応するレジスタに設足さ
れているデータのエラーの有無を示すエラー信号を出力
する複数のエラー検出回路と、試験を指示する試験指示
信号とロック信号との論理和をとってゲート制御信号を
圧力する論理和回路と、前記エラー検出回路に対応して
設けられ対応する前記エラー信号と前記ゲート制御信号
との論理積をとってエラー記録用スリップフロップセッ
ト信号をそれぞれ出力する複数のＡＮＩ）回路と、前記
ＡＮＤ回路に対応して設けられ対応する前記エラー記録
用フリップ７０ツブセツト信号がセットされてエラー記
録用７リツプ７０ツブ出力信号をそれぞれ出力する複数
のエラー記録用フリップフロップと、すべての前記エラ
ー記録用フリップフロップ出力信号の論理和否定をとっ
て前記ロック信号として出力するＮＯＲ回路とを含んで
構成される。
れているデータのエラーの有無を示すエラー信号を出力
する複数のエラー検出回路と、試験を指示する試験指示
信号とロック信号との論理和をとってゲート制御信号を
圧力する論理和回路と、前記エラー検出回路に対応して
設けられ対応する前記エラー信号と前記ゲート制御信号
との論理積をとってエラー記録用スリップフロップセッ
ト信号をそれぞれ出力する複数のＡＮＩ）回路と、前記
ＡＮＤ回路に対応して設けられ対応する前記エラー記録
用フリップ７０ツブセツト信号がセットされてエラー記
録用７リツプ７０ツブ出力信号をそれぞれ出力する複数
のエラー記録用フリップフロップと、すべての前記エラ
ー記録用フリップフロップ出力信号の論理和否定をとっ
て前記ロック信号として出力するＮＯＲ回路とを含んで
構成される。
すなわち、本発明のエラー検出装置け、複数個のエラー
検出回路と、前記複数個の各エラー検出回路に対応した
同数のエラー記録用７リツプフロツプと、前記複数個の
エラー検出回路から出力される複数個のエラー信号と、
前記エラー信号を無効にするためのエラー無効化信号と
、前記複数個５− のエラー信号を、前記エラー無効化信号の値に応じて対
応した前記複数個のエラー記録用フリップフロップに送
るためのゲート回路とから構成されたエラー検出装置に
、前記エラー信号を有効にするためのエラー有効化信号
と、前記エラー有効（ヒ信号と前記エラー無効１ヒ信号
の論理和であるエラーゲート信号を付加して、前記ゲー
ト回路の制御信号として前記エラーゲート信号を用いる
ことにより、実行時間を増加させることなく、一部のエ
ラー検出回路の故障の有無にかかわらず、全エラー検出
回路の試験の実行を可能とするように構成される。
検出回路と、前記複数個の各エラー検出回路に対応した
同数のエラー記録用７リツプフロツプと、前記複数個の
エラー検出回路から出力される複数個のエラー信号と、
前記エラー信号を無効にするためのエラー無効化信号と
、前記複数個５− のエラー信号を、前記エラー無効化信号の値に応じて対
応した前記複数個のエラー記録用フリップフロップに送
るためのゲート回路とから構成されたエラー検出装置に
、前記エラー信号を有効にするためのエラー有効化信号
と、前記エラー有効（ヒ信号と前記エラー無効１ヒ信号
の論理和であるエラーゲート信号を付加して、前記ゲー
ト回路の制御信号として前記エラーゲート信号を用いる
ことにより、実行時間を増加させることなく、一部のエ
ラー検出回路の故障の有無にかかわらず、全エラー検出
回路の試験の実行を可能とするように構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図に示すエラー検出装置はシフトバス１５１〜１５
６ によって直列に接続されたｎ個のレジスタ１１〜１
４からなるレジスタ群１と、前記レジ６一 メタ群１の各レジスタ１１〜１４のエラーをそれぞれ検
出するｎ個のエラー検出回路２１〜２４からなるエラー
検出回路群２と、前記エラー検出回路群２の出力である
各エラー信号２１１，２２１゜２３１．２４１を有効「
ヒするための試験指示信号６と無効１ヒするためのロッ
ク信号５の論理和をとってゲート制御信号７として出力
する論理オロ回路と、前記エラー検出回路群２の各エラ
ー検出回路２１〜２４が検出し出力した各エラー信号２
１１，２２１゜２３１．２４１ をゲート制御信号７に
応じて通過させるか否かゲートするためのｎ個のＡＮＤ
回路３１〜３４からなるＡＮＤ回路群３と、前記ＡＮＤ
回路群３の各ＡＮＤ回路３１〜３４を通過したエラー記
録用フリップ７０ツブセツト信号３１１゜３２１．３３
１，３４１を記録するｎ個のエラー記録用フリップフロ
ップ４１〜４４からなるエラー記録用フリップ７０ツブ
群４とから構成される。
６ によって直列に接続されたｎ個のレジスタ１１〜１
４からなるレジスタ群１と、前記レジ６一 メタ群１の各レジスタ１１〜１４のエラーをそれぞれ検
出するｎ個のエラー検出回路２１〜２４からなるエラー
検出回路群２と、前記エラー検出回路群２の出力である
各エラー信号２１１，２２１゜２３１．２４１を有効「
ヒするための試験指示信号６と無効１ヒするためのロッ
ク信号５の論理和をとってゲート制御信号７として出力
する論理オロ回路と、前記エラー検出回路群２の各エラ
ー検出回路２１〜２４が検出し出力した各エラー信号２
１１，２２１゜２３１．２４１ をゲート制御信号７に
応じて通過させるか否かゲートするためのｎ個のＡＮＤ
回路３１〜３４からなるＡＮＤ回路群３と、前記ＡＮＤ
回路群３の各ＡＮＤ回路３１〜３４を通過したエラー記
録用フリップ７０ツブセツト信号３１１゜３２１．３３
１，３４１を記録するｎ個のエラー記録用フリップフロ
ップ４１〜４４からなるエラー記録用フリップ７０ツブ
群４とから構成される。
第１番目のエラー検出回＠２１から順に試験を実行する
ときの動作について、以下に詳細に説明する。
ときの動作について、以下に詳細に説明する。
まず、試験に先立って試験指示信号６を論理１１１″ｍ
とする。
とする。
試験指示信号６が論理“１″′となると、ロック信号５
のいかんにかかわらず論理和回路８の出力であるゲート
制御信号７は論理“１“となり、ＡＮＤ回路群３の全て
のＡＮＤ回路３１〜３４がオープン状態となり、エラー
信号２１１，２２１，２３１゜２４１が与えられれば、
エラー記録用スリップ７０ツブセツト信号３１１，３２
１，３３１，３４１として出力される状態になる。
のいかんにかかわらず論理和回路８の出力であるゲート
制御信号７は論理“１“となり、ＡＮＤ回路群３の全て
のＡＮＤ回路３１〜３４がオープン状態となり、エラー
信号２１１，２２１，２３１゜２４１が与えられれば、
エラー記録用スリップ７０ツブセツト信号３１１，３２
１，３３１，３４１として出力される状態になる。
シフトバス１５１を通して第１番目のレジスタ１１にエ
ラーデータを設定し、レジスタ群ｌの第１番目のレジス
タ１１以外のすべてのレジスタ１２〜１４には正常なデ
ータを設定してエラー検出サイクルを起動する。
ラーデータを設定し、レジスタ群ｌの第１番目のレジス
タ１１以外のすべてのレジスタ１２〜１４には正常なデ
ータを設定してエラー検出サイクルを起動する。
ここで、第ｎ −１番目のエラー検出回路２３が故障で
常にエラー検出状態であるとすると、第１番目のエラー
信号２１１および第ｎ −１番目のエラー信号２３１は
エラー状態を示すように論理 ゛“１”となり、他のエ
ラー信号２２１，２４１は丁べて正常状態を示す論理“
０″となる。
常にエラー検出状態であるとすると、第１番目のエラー
信号２１１および第ｎ −１番目のエラー信号２３１は
エラー状態を示すように論理 ゛“１”となり、他のエ
ラー信号２２１，２４１は丁べて正常状態を示す論理“
０″となる。
このときゲート制御信号７が論理“ｌ”なので第１番目
のエラー信号２１１は第１番目のＡＮＤ回ｌ３３１を通
して第１番目のエラー記録用フリップフロップ４１を論
理“１“にセットし、また、第ｎ −１番目のエラー信
号２３１は第ｎ −１番目のＡＮＤ回ｖ６３３を通して
第ｎ−１番目のエラー記録用フリップ７０ツブ４３を論
理“１″′にセットシ、その他のエラー信号２２１，２
４１は各々のＡＮＩ）回路３２．３４を通して各々のエ
ラー記録用７リツプ７０ツブ４２．４４を論理“０″の
ままにする。
のエラー信号２１１は第１番目のＡＮＤ回ｌ３３１を通
して第１番目のエラー記録用フリップフロップ４１を論
理“１“にセットし、また、第ｎ −１番目のエラー信
号２３１は第ｎ −１番目のＡＮＤ回ｖ６３３を通して
第ｎ−１番目のエラー記録用フリップ７０ツブ４３を論
理“１″′にセットシ、その他のエラー信号２２１，２
４１は各々のＡＮＩ）回路３２．３４を通して各々のエ
ラー記録用７リツプ７０ツブ４２．４４を論理“０″の
ままにする。
このと１！、すべてのエラー記録用フリップ７０ツブ４
１〜４４から出力されるエラー記録用７リツプ７０ツブ
出力信号４１１〜４４１の論理和の否定をとるＮＯＲ回
路９の出力であるロック信号５は論理“Ｏ″′となるが
、試験指示信号６が論理″１′″であるので、試験指示
信号６とロック信号５の論理和であるケート制御信号７
は論理“１″′のままであり、丁ぺてのＡＮＤ回路３１
〜３４が９− オープン状態のままである。
１〜４４から出力されるエラー記録用７リツプ７０ツブ
出力信号４１１〜４４１の論理和の否定をとるＮＯＲ回
路９の出力であるロック信号５は論理“Ｏ″′となるが
、試験指示信号６が論理″１′″であるので、試験指示
信号６とロック信号５の論理和であるケート制御信号７
は論理“１″′のままであり、丁ぺてのＡＮＤ回路３１
〜３４が９− オープン状態のままである。
次に、前記シフトパス１５１〜１５６を通してすべての
レジスタ１１〜１４に正常なデータを設定してエラー検
出サイクルを起動する。
レジスタ１１〜１４に正常なデータを設定してエラー検
出サイクルを起動する。
このとき、第ｎ−１番目のエラー検出回路２３がエラー
検出状態であるので、第ｎ −１番目のエラー信号２３
１は論理“１″となり、他のエラー信号２１１，２２１
，２４１ はすべて論理“０“となる。
検出状態であるので、第ｎ −１番目のエラー信号２３
１は論理“１″となり、他のエラー信号２１１，２２１
，２４１ はすべて論理“０“となる。
このと′＠、ゲート制御信号７が論理“１′″であるの
で、第１番目のエラー記録用フリップ７０ツブ４１を論
理“Ｏ“とじ、第ｎ −１番目のエラー信号２３１け第
ｎ−１番目のＡＮＤ回路３３全通して第ｎ−１番目のエ
ラー記録用フリップ７０ツブ４３を論理″１“とじ、そ
の他のエラー記録用クリップ７０ツブ４１，４２．４４
を論理“ｏ”とする。
で、第１番目のエラー記録用フリップ７０ツブ４１を論
理“Ｏ“とじ、第ｎ −１番目のエラー信号２３１け第
ｎ−１番目のＡＮＤ回路３３全通して第ｎ−１番目のエ
ラー記録用フリップ７０ツブ４３を論理″１“とじ、そ
の他のエラー記録用クリップ７０ツブ４１，４２．４４
を論理“ｏ”とする。
以上で、第１番目のエラー検出回路２１の試験が終了す
る。
る。
第２番目のエラー検出回路２２以後の試験は第ｉｏ−
１番目のエラー検出回路２１の試験同様、試験対象エラ
ー検出回路にエラーデータまたは正常なデータを設定し
、その他のエラー検出回路には正常なデータのみを設定
してエラー検出サイクルを起動することにより行なう。
ー検出回路にエラーデータまたは正常なデータを設定し
、その他のエラー検出回路には正常なデータのみを設定
してエラー検出サイクルを起動することにより行なう。
以上の説明で明らかなように、試験開始前に試験指示信
号を論理“１″′に設定することにより、試験の実行中
は一部のエラー検出回路の故障の有無にもかかわらず、
エラー記録用７リツプ７０ツブの一部または全部のリセ
ットを行なうことなく、全エラー検出回路の試験を実行
することが可能となる。
号を論理“１″′に設定することにより、試験の実行中
は一部のエラー検出回路の故障の有無にもかかわらず、
エラー記録用７リツプ７０ツブの一部または全部のリセ
ットを行なうことなく、全エラー検出回路の試験を実行
することが可能となる。
したがって、従来のエラー検出装置のように試験の途中
で何度もエラー記録用スリップ７０ツブをリセットする
必要のあるものと比べると、プログラムが単純になり、
かつ試験の実行時間が大幅に短縮できる。
で何度もエラー記録用スリップ７０ツブをリセットする
必要のあるものと比べると、プログラムが単純になり、
かつ試験の実行時間が大幅に短縮できる。
本発明のエラー検出装置は、論理和回路を追加すること
により、試験指示信号が供給されているときにはロック
信号の値にかかわらず、ＡＮＤ回路を開くことができる
ため、個々の試験ごとにエラー記録用フリップフロップ
をリセットする必要がなくなるので、試験プログラムを
単純化できるとともに、試験実行時間を短縮できるとい
う効果がある。
により、試験指示信号が供給されているときにはロック
信号の値にかかわらず、ＡＮＤ回路を開くことができる
ため、個々の試験ごとにエラー記録用フリップフロップ
をリセットする必要がなくなるので、試験プログラムを
単純化できるとともに、試験実行時間を短縮できるとい
う効果がある。
すなわち、本発明のエラー検出装置は、ゲート制御信号
の入力として試験時の入力として試験指示信号を追加す
ることによジ、エラー検出回路の試験プログラムを単純
化し、かつ実行時間を大幅に短縮できるという効果があ
る。
の入力として試験時の入力として試験指示信号を追加す
ることによジ、エラー検出回路の試験プログラムを単純
化し、かつ実行時間を大幅に短縮できるという効果があ
る。
第１図は本発明の一実施例を示すブロック図である。
ｌ・・・・・・レジスタ群ｋ １１，１２，１３．１
４・・・・・・レジスタ、１１１，１２１，１３１，１
４１・・・・・・レジスタデータ、１５１，１５２，１
５３゜１５４、 １５５． １５６・・・・・・シフト
パス、２・・・・・・エラー検出回路群、２１，２２，
２３．２４・・・・・・エラー検出回路、２１１，２２
１，２３１，２４１゜・・・・・・エラー信号、３・・
・・・・ＡＮＤ回路群、３１，３２゜３３．３４・・・
・・・ＡＮＩＪ回路、３１１，３２１゜３３１．３４１
・・・・・・エラー記録用フリップフロップセット信号
、４・・・・・・エラー記録用フリップ７０ツブ群、４
１，４２，４３．４４・・・・・・エラー記録用フリッ
プ７０ツブ、４１１，４２１，４３１゜４４１・・・・
・・エラー記録用スリップフロップ出力信号、５・・・
・・・ロック信号％ ６・・・・・・試験指示信号、７
・・・・・・ゲート制御信号、８・・・・・・論理和回
路、９・・・・・・Ｎ（Ｊ几回路。 １３− 半１回
４・・・・・・レジスタ、１１１，１２１，１３１，１
４１・・・・・・レジスタデータ、１５１，１５２，１
５３゜１５４、 １５５． １５６・・・・・・シフト
パス、２・・・・・・エラー検出回路群、２１，２２，
２３．２４・・・・・・エラー検出回路、２１１，２２
１，２３１，２４１゜・・・・・・エラー信号、３・・
・・・・ＡＮＤ回路群、３１，３２゜３３．３４・・・
・・・ＡＮＩＪ回路、３１１，３２１゜３３１．３４１
・・・・・・エラー記録用フリップフロップセット信号
、４・・・・・・エラー記録用フリップ７０ツブ群、４
１，４２，４３．４４・・・・・・エラー記録用フリッ
プ７０ツブ、４１１，４２１，４３１゜４４１・・・・
・・エラー記録用スリップフロップ出力信号、５・・・
・・・ロック信号％ ６・・・・・・試験指示信号、７
・・・・・・ゲート制御信号、８・・・・・・論理和回
路、９・・・・・・Ｎ（Ｊ几回路。 １３− 半１回
Claims (1)
- 対応するレジスタに設定されているデータのエラーの有
無を示すエラー信号を出力する複数のエラー検出回路と
、試験を指示する試験指示信号とロック信号との論理和
をとってゲート制御信号を出力する論理和回路と、前記
エラー検出回路に対応して設けられ対応する前記エラー
信号と前記ゲート制御信号との論理積をとってエラー記
録用スリップ７０ツブセツト信号をそれぞれ出力する複
数のＡＪＩＤ回路と、前記ＡＮＤ回路に対応して設けら
れ対応する前記エラー記録用スリップ７０ツブセツト信
号がセットされてエラー記録用７リツプフロツプ出力信
号をそれぞれ出力する複数のエラー記録用フリップ７０
ツブと、すべての前記エラー記録用フリップフロップ出
力信号の論理和否定をとって前記ロック信号として出力
するＮＯＲ回路とを含むことを特徴とするエラー検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016936A JPS59142651A (ja) | 1983-02-04 | 1983-02-04 | エラ−検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016936A JPS59142651A (ja) | 1983-02-04 | 1983-02-04 | エラ−検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59142651A true JPS59142651A (ja) | 1984-08-15 |
Family
ID=11930003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016936A Pending JPS59142651A (ja) | 1983-02-04 | 1983-02-04 | エラ−検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142651A (ja) |
-
1983
- 1983-02-04 JP JP58016936A patent/JPS59142651A/ja active Pending
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