JPH10340202A - 故障検証を容易にするアドレストラップ比較回路 - Google Patents
故障検証を容易にするアドレストラップ比較回路Info
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- JPH10340202A JPH10340202A JP9149734A JP14973497A JPH10340202A JP H10340202 A JPH10340202 A JP H10340202A JP 9149734 A JP9149734 A JP 9149734A JP 14973497 A JP14973497 A JP 14973497A JP H10340202 A JPH10340202 A JP H10340202A
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 240000007643 Phytolacca americana Species 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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Abstract
(57)【要約】
【課題】 故障検出を確実で容易に行うことができ、ク
ロック数の減少を図られたアドレストラップ比較回路の
提供。 【解決手段】 アドレストラップシフトレジスタに対し
て、テストモード信号を入力することによって、命令／
データアドレスは全ビット１に固定され、レジスタ内の
データはＲＥＳＥＴ信号で順次０を全データに対して交
替にセットし、そのＥＸＮＯＲ、ＮＡＮＤ，ＮＯＲをと
ることによって、全要素の故障検出ができる。さらに、
アドレストラップレジスタはシフトレジスタとして動作
し、自動的に順次同一の検出動作を少ないクロック数で
実行できる。
ロック数の減少を図られたアドレストラップ比較回路の
提供。 【解決手段】 アドレストラップシフトレジスタに対し
て、テストモード信号を入力することによって、命令／
データアドレスは全ビット１に固定され、レジスタ内の
データはＲＥＳＥＴ信号で順次０を全データに対して交
替にセットし、そのＥＸＮＯＲ、ＮＡＮＤ，ＮＯＲをと
ることによって、全要素の故障検出ができる。さらに、
アドレストラップレジスタはシフトレジスタとして動作
し、自動的に順次同一の検出動作を少ないクロック数で
実行できる。
Description
【０００１】
【発明の属する技術分野】アドレストラップテストモー
ドを有するシステム。
ドを有するシステム。
【０００２】
【従来の技術】まず、アドレストラップについて説明す
る。図６はアドレストラップの構成を示すブロック図で
ある。
る。図６はアドレストラップの構成を示すブロック図で
ある。
【０００３】図６はＣＰＵとアドレストラップ比較器の
関係を示すブロック図である。ＣＰＵ９００と、アドレ
ストラツプ比較器８００との間でアドレストラップ許可
信号５５と、命令／データアドレス５６と、アドレスト
ラップレジスタのデータ５７と、比較結果信号５８が送
受される。
関係を示すブロック図である。ＣＰＵ９００と、アドレ
ストラツプ比較器８００との間でアドレストラップ許可
信号５５と、命令／データアドレス５６と、アドレスト
ラップレジスタのデータ５７と、比較結果信号５８が送
受される。
【０００４】次に、図６の動作について説明する。ＣＰ
Ｕ９００がアドレストラップ許可信号５５を０Ｎにし、
それをアドレストラップ比較器８００が受け取ると、ア
ドレストラップ比較器８００は、ＣＰＵ９００から命令
／データアドレス５６、アドレストラップレジスタのデ
ータ５７を受け取り各１ビットづつ比較を開始する。全
ビット一致していたら、アドレストラップ比較器８００
は結果比較の０Ｋ信号を発生し、ＣＰＵ９００が受け取
りトラップ動作を開始し、同時にアドレストラップ許可
信号を０ＦＦにする。比較結果が不一致の場合は、比較
を繰り返す。図７は、従来の１つのアドレストラップの
比較回路の構成を示すのブロック図である。このアドレ
ストラップはＥＸＮＯＲゲート０，１，２，３，４，
５，６，７とＮＡＮＤゲート（以下ＮＡＮＤと称す）４
０、４１と、ＮＯＲゲート（以下ＮＯＲと称す）５０
と、アドレストラップレジスタ１５０と、命令アドレス
／データアドレス６００とからなる。
Ｕ９００がアドレストラップ許可信号５５を０Ｎにし、
それをアドレストラップ比較器８００が受け取ると、ア
ドレストラップ比較器８００は、ＣＰＵ９００から命令
／データアドレス５６、アドレストラップレジスタのデ
ータ５７を受け取り各１ビットづつ比較を開始する。全
ビット一致していたら、アドレストラップ比較器８００
は結果比較の０Ｋ信号を発生し、ＣＰＵ９００が受け取
りトラップ動作を開始し、同時にアドレストラップ許可
信号を０ＦＦにする。比較結果が不一致の場合は、比較
を繰り返す。図７は、従来の１つのアドレストラップの
比較回路の構成を示すのブロック図である。このアドレ
ストラップはＥＸＮＯＲゲート０，１，２，３，４，
５，６，７とＮＡＮＤゲート（以下ＮＡＮＤと称す）４
０、４１と、ＮＯＲゲート（以下ＮＯＲと称す）５０
と、アドレストラップレジスタ１５０と、命令アドレス
／データアドレス６００とからなる。
【０００５】次に、このアドレストラップ比較器の動作
について説明する。アドレストラップレジスタ１５０に
トラップしたいアドレスを入力しておく。命令アドレス
トラップの場合は、実行している命令アドレスとアドレ
ストラップレジスタ１５０のデータと、データアドレス
トラップの場合は、ストア／ロードするアドレスとアド
レストラップレジスタ１５０のデータとをＥＸＮＯＲゲ
ート０，１，２，３，４，５，６，７で各々１ビットづ
つ比較し、それぞれの結果ををＮＡＮＤ４０，４１に入
力し、その出力をＮＯＲ５０に入力し、その結果をアド
レストラップコントロール信号７０として出力する。こ
のアドレストラツプコントロール信号７０が”１”の場
合、アドレストラツプがかかる。”０”の場合、アドレ
ストラツプはかからない。
について説明する。アドレストラップレジスタ１５０に
トラップしたいアドレスを入力しておく。命令アドレス
トラップの場合は、実行している命令アドレスとアドレ
ストラップレジスタ１５０のデータと、データアドレス
トラップの場合は、ストア／ロードするアドレスとアド
レストラップレジスタ１５０のデータとをＥＸＮＯＲゲ
ート０，１，２，３，４，５，６，７で各々１ビットづ
つ比較し、それぞれの結果ををＮＡＮＤ４０，４１に入
力し、その出力をＮＯＲ５０に入力し、その結果をアド
レストラップコントロール信号７０として出力する。こ
のアドレストラツプコントロール信号７０が”１”の場
合、アドレストラツプがかかる。”０”の場合、アドレ
ストラツプはかからない。
【０００６】
【発明が解決しようとする課題】第１の問題点は、前記
従来例でのアドレストラップ回路に対して単一故障検証
を行う時、クロック数がより多くかかっていた。その理
由は、ＥＸＮＯＲゲート０，１，２，３，４，５，６，
７の入力が１に固定される故障Ｓ−Ａ−１（Ｓｔａｃｋ
−Ａｔ−１故障）と，入力が０に固定される故障Ｓ−Ａ
−０（Ｓｔａｃｋ−Ａｔ−０故障）を検出するには、ト
ラップさせるアドレスとアドレストラップレジスタ１５
０のデータを各々全ビット０にするパタンと各々全ビッ
ト１にするパタンを作成すればよい。このパタンでＮＡ
ＮＤ４０，４１の入力のＳ−Ａ−０、ＮＯＲ５０の入力
のＳ−Ａ−１、アドレストラップコントロール信号１の
Ｓ−Ａ−０の故障も検出できる。
従来例でのアドレストラップ回路に対して単一故障検証
を行う時、クロック数がより多くかかっていた。その理
由は、ＥＸＮＯＲゲート０，１，２，３，４，５，６，
７の入力が１に固定される故障Ｓ−Ａ−１（Ｓｔａｃｋ
−Ａｔ−１故障）と，入力が０に固定される故障Ｓ−Ａ
−０（Ｓｔａｃｋ−Ａｔ−０故障）を検出するには、ト
ラップさせるアドレスとアドレストラップレジスタ１５
０のデータを各々全ビット０にするパタンと各々全ビッ
ト１にするパタンを作成すればよい。このパタンでＮＡ
ＮＤ４０，４１の入力のＳ−Ａ−０、ＮＯＲ５０の入力
のＳ−Ａ−１、アドレストラップコントロール信号１の
Ｓ−Ａ−０の故障も検出できる。
【０００７】次に、ＥＸＮＯＲゲート０，１，２，３，
４，５，６，７の出力のＳ−Ａ−１（ＮＡＮＤ４０，４
１の入力のＳ−Ａ−１）を検出するには、ＥＸＮＯＲゲ
ート０，１，２，３，４，５，６，７の出力のどれか１
つだけが０になるようにパタンを作成しなければ検出不
可能である。前記従来例の場合、命令／データアドレス
トラップ各々に８通りのパタンが必要となる。このパタ
ンでＮＯＲ５０の入力のＳ−Ａ−０の故障も検出でき
る。
４，５，６，７の出力のＳ−Ａ−１（ＮＡＮＤ４０，４
１の入力のＳ−Ａ−１）を検出するには、ＥＸＮＯＲゲ
ート０，１，２，３，４，５，６，７の出力のどれか１
つだけが０になるようにパタンを作成しなければ検出不
可能である。前記従来例の場合、命令／データアドレス
トラップ各々に８通りのパタンが必要となる。このパタ
ンでＮＯＲ５０の入力のＳ−Ａ−０の故障も検出でき
る。
【０００８】例えば代表的なＣＰＵで、上記のパタンで
検証を行った場合のクロック数を示すと、８ビットのデ
ータアドレストラップ回路ではアドレストラップレジス
タ１５０に値を設定するのに３×２クロック、データア
ドレスを設定するのにｍｏｖ命令で８十２クロック、ス
トア／ロード命令で８十２クロックで合計２６クロツク
かかる。命令アドレストラツプ回路では、アドレストラ
ップレジスタ１００に値を設定するのに３×２クロッ
ク、命令アドレスを設定するのにｍｏｖ命令で８十２ク
ロック、命令アドレスに命令を転送するのに２クロック
命令アドレスにジャンプするのにジャンプ命令で３クロ
ツク、命令の転送とジャンプ命令の所を８十２ビツト分
行う必要があるので、３×２十１０十２×ｌＯ十３×ｌ
Ｏ＝６６クロックかかる。つまり、命令／データの両ア
ドレストラツプ回路全てを設定するとクロック数は９２
クロックが必要になる。（但し、キヤツシユミスは考慮
していない。）本発明の目的は、故障検出されにくい故
障定義点を少ないクロック数で確実に検出する、アドレ
ストラップ比較回路の提供である。
検証を行った場合のクロック数を示すと、８ビットのデ
ータアドレストラップ回路ではアドレストラップレジス
タ１５０に値を設定するのに３×２クロック、データア
ドレスを設定するのにｍｏｖ命令で８十２クロック、ス
トア／ロード命令で８十２クロックで合計２６クロツク
かかる。命令アドレストラツプ回路では、アドレストラ
ップレジスタ１００に値を設定するのに３×２クロッ
ク、命令アドレスを設定するのにｍｏｖ命令で８十２ク
ロック、命令アドレスに命令を転送するのに２クロック
命令アドレスにジャンプするのにジャンプ命令で３クロ
ツク、命令の転送とジャンプ命令の所を８十２ビツト分
行う必要があるので、３×２十１０十２×ｌＯ十３×ｌ
Ｏ＝６６クロックかかる。つまり、命令／データの両ア
ドレストラツプ回路全てを設定するとクロック数は９２
クロックが必要になる。（但し、キヤツシユミスは考慮
していない。）本発明の目的は、故障検出されにくい故
障定義点を少ないクロック数で確実に検出する、アドレ
ストラップ比較回路の提供である。
【０００９】
【課題を解決するための手段】本発明のアドレストラッ
プ比較回路は、複数の二値のビット列からなる第１のデ
ータをビット毎に記憶するレジスタと、前記第１のデー
タと同数のビット数の第２のデータとをビット毎に対応
させて対応する各ビット間の比較をして一致を検出する
複数このビット単位一致検出回路と、前記ビット単位一
致検出回路が全ビット一致したことを検出する全ビット
一致検出回路を有するアドレストラップ比較回路におい
て、 前記第１と第２のデータの全ビットを第１の値に
設定する手段と、 前記第１のデータのいずれか一方の
端のビットのみを第２のビット値に設定して第１と第２
のデータビット間の全ビット単位一致検出回路を起動す
る比較手段と、次の引き続くクロック毎に他方の端方向
の次のビット位置のみを第２のビット値として、他のビ
ットは第１のビット値に固定したまま前記全ビット単位
一致検出回路を起動する比較動作を行い、前記他方の端
のビットまで前記比較動作を反復する手段と、前記全ビ
ット単位一致検出回路の内一つのビット単位一致検出回
路のみを不一致の状態にするテスト回路を有する。
プ比較回路は、複数の二値のビット列からなる第１のデ
ータをビット毎に記憶するレジスタと、前記第１のデー
タと同数のビット数の第２のデータとをビット毎に対応
させて対応する各ビット間の比較をして一致を検出する
複数このビット単位一致検出回路と、前記ビット単位一
致検出回路が全ビット一致したことを検出する全ビット
一致検出回路を有するアドレストラップ比較回路におい
て、 前記第１と第２のデータの全ビットを第１の値に
設定する手段と、 前記第１のデータのいずれか一方の
端のビットのみを第２のビット値に設定して第１と第２
のデータビット間の全ビット単位一致検出回路を起動す
る比較手段と、次の引き続くクロック毎に他方の端方向
の次のビット位置のみを第２のビット値として、他のビ
ットは第１のビット値に固定したまま前記全ビット単位
一致検出回路を起動する比較動作を行い、前記他方の端
のビットまで前記比較動作を反復する手段と、前記全ビ
ット単位一致検出回路の内一つのビット単位一致検出回
路のみを不一致の状態にするテスト回路を有する。
【００１０】また、本発明のアドレストラップ比較回路
は、テストモード信号の切り替えにより、命令／データ
アドレスを全ビツト１もしくは０に固定できるように
し、アドレストラップレジスタをＲＥＳＥＴ信号によっ
て所望の値にセツトし、アドレストラップレジスタをシ
フトレジスタとして使用する。
は、テストモード信号の切り替えにより、命令／データ
アドレスを全ビツト１もしくは０に固定できるように
し、アドレストラップレジスタをＲＥＳＥＴ信号によっ
て所望の値にセツトし、アドレストラップレジスタをシ
フトレジスタとして使用する。
【００１１】通常のモードでは、従来例と同様な動作を
するテストモードにすると、命令アドレス／データアド
レスはセレクタによつて切り換えられ、”１”に固定さ
れ、さらにＲＥＳＥＴ信号によりアドレストラップレジ
スタの最下位ビットのみを”０”、残りのビットを”
１”にすることができる。そして、アドレストラップレ
ジスタと命令アドレス／データアドレスの比較を行う。
その後、次クロックで、アドレストラップレジスタのデ
ータを下位ビットから上位ビットヘ１ビットシフトさせ
る。このとき、最下位ビットには”１”がセットされ
る。そして、アドレストラップレジスタと命令アドレス
／データアドレスの比較を行う。これを繰り返し行うな
うことによって故障検出を行う。
するテストモードにすると、命令アドレス／データアド
レスはセレクタによつて切り換えられ、”１”に固定さ
れ、さらにＲＥＳＥＴ信号によりアドレストラップレジ
スタの最下位ビットのみを”０”、残りのビットを”
１”にすることができる。そして、アドレストラップレ
ジスタと命令アドレス／データアドレスの比較を行う。
その後、次クロックで、アドレストラップレジスタのデ
ータを下位ビットから上位ビットヘ１ビットシフトさせ
る。このとき、最下位ビットには”１”がセットされ
る。そして、アドレストラップレジスタと命令アドレス
／データアドレスの比較を行う。これを繰り返し行うな
うことによって故障検出を行う。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明のアドレスト
ラップ比較回路の実施の形態の一つのブロック図であ
り、図２は図１に示すアドレストラップシフトレジスタ
１００の構成を示すブロック図である。このアドレスト
ラップ比較回路は、ＥＸＮＯＲゲート０，１，２，３，
４，５，６，７と、ＮＡＮＤゲート４０、４１と、ＮＯ
Ｒゲート５０と、アドレストラップシフトレジスタ（８
ビツト）１００とからなり、命令アドレス／データアド
レス２００（８ビット）、テストモード信号３００、Ｒ
ＥＳＥＴ信号４００、ＣＬＫ５００が入力信号、であ
り、アドレストラップ信号６０が出力される。
て図面を参照して説明する。図１は本発明のアドレスト
ラップ比較回路の実施の形態の一つのブロック図であ
り、図２は図１に示すアドレストラップシフトレジスタ
１００の構成を示すブロック図である。このアドレスト
ラップ比較回路は、ＥＸＮＯＲゲート０，１，２，３，
４，５，６，７と、ＮＡＮＤゲート４０、４１と、ＮＯ
Ｒゲート５０と、アドレストラップシフトレジスタ（８
ビツト）１００とからなり、命令アドレス／データアド
レス２００（８ビット）、テストモード信号３００、Ｒ
ＥＳＥＴ信号４００、ＣＬＫ５００が入力信号、であ
り、アドレストラップ信号６０が出力される。
【００１３】図２に示すアドレスストラップシフトレジ
スタは、テストモード信号２００，２０１，２０２，２
０３，２０４，２０５，２０６，２０７、３００が入力
信号で、さらにＲＥＳＥＴ信号４００、ＣＬＫ５００、
命令／アドレスデータ６００が入力される。
スタは、テストモード信号２００，２０１，２０２，２
０３，２０４，２０５，２０６，２０７、３００が入力
信号で、さらにＲＥＳＥＴ信号４００、ＣＬＫ５００、
命令／アドレスデータ６００が入力される。
【００１４】次に、このアドレスストラップ比較回路の
動作について説明する。まず、図２のアドレストラップ
シフトレジスタ１００の動作について説明する。通常モ
ードの時には１ビット毎に各々一つのラッチでデータの
読み書きをおこなう。テストモード時にはＲＥＳＥＴ信
号により０ビット目のラッチは”０”にリセットされ、
残りのビットのラツチは”１”にリセットされる。１つ
下位のビットのラッチからデータが取り込まれ、１クロ
ック後には、０ビット目のラッチには”１”が保持さ
れ、１ビット目ラッチには”０”が保持される。これを
繰り返し、”０”が順次シフトして行く。
動作について説明する。まず、図２のアドレストラップ
シフトレジスタ１００の動作について説明する。通常モ
ードの時には１ビット毎に各々一つのラッチでデータの
読み書きをおこなう。テストモード時にはＲＥＳＥＴ信
号により０ビット目のラッチは”０”にリセットされ、
残りのビットのラツチは”１”にリセットされる。１つ
下位のビットのラッチからデータが取り込まれ、１クロ
ック後には、０ビット目のラッチには”１”が保持さ
れ、１ビット目ラッチには”０”が保持される。これを
繰り返し、”０”が順次シフトして行く。
【００１５】次に、図１の動作について説明する。通常
動作の場合、アドレストラップレジスタ１００にトラッ
プしたいアドレスを入力しておく。命令アドレストラッ
プの場合は、実行している命令アドレス６００とアドレ
ストラップレジスタ１００のデータを、データアドレス
トラツプの場合は、ストア／ロードするデータアドレス
６００とアドレストラップレジスタ１００のデータをＥ
ＸＮＯＲゲート０，１，２，３，４，５，６，７で各々
１ビット毎に比較し、それぞれの結果をＮＡＮＤ４０，
４１に入力し、その出力をＮＯＲ５０に入力する。その
結果をアドレストラップコントロール信号６０として出
力する。このアドレストラップコントロール信号６０
が”１”の場合、アドレストラツプがかかり、”０”の
場合、アドレストラツプはかからない。
動作の場合、アドレストラップレジスタ１００にトラッ
プしたいアドレスを入力しておく。命令アドレストラッ
プの場合は、実行している命令アドレス６００とアドレ
ストラップレジスタ１００のデータを、データアドレス
トラツプの場合は、ストア／ロードするデータアドレス
６００とアドレストラップレジスタ１００のデータをＥ
ＸＮＯＲゲート０，１，２，３，４，５，６，７で各々
１ビット毎に比較し、それぞれの結果をＮＡＮＤ４０，
４１に入力し、その出力をＮＯＲ５０に入力する。その
結果をアドレストラップコントロール信号６０として出
力する。このアドレストラップコントロール信号６０
が”１”の場合、アドレストラツプがかかり、”０”の
場合、アドレストラツプはかからない。
【００１６】一方、単一故障検証を行う際のテストモー
ドの場合、ＲＥＳＥＴ信号４００によって、アドレスト
ラップシフトレジスタ１００の０ビット目のみ”０”、
残りのビットを”１”にする。テストモード信号３００
によって、命令アドレス／データアドレス６００の値は
全ビット１に固定される。最初のクロックで、ＥＸＮＯ
Ｒゲート ０の入力は０と１の組合せ、ＥＸＮＯＲゲー
トｌ，２，３，４，５，６，７の入力は１と１の組合せ
で比較する。ＥＸＮＯＲゲート０の入力が不一致である
ので、アドレストラツプは起こらない。次クロツクで、
アドレストラツプシフトレジスタのデータを下位ビット
から上位ビットヘ１ビットデータをシフトする。このと
き０ビット目には”１”をセットする。ＥＸＮＯＲゲー
トｌの入力は”０”と”１”の組合せ、ＥＸＮＯＲゲー
ト０，２，３，４，５，６，７の入力は”１”と”１”
の組合せとなっての比較となる。したがって、ＥＸＮＯ
Ｒゲートｌの入力が不一致であるので、アドレストラッ
プは起こらない。これを８ビット分繰り返し行う。さら
に、９回目のシフトでアドレストラップシフトレジスタ
１００、命令／データアドレス６００の全ビットが１に
なりＥＸＮＯＲゲート０，１，２，３，４，５，６，７
の入力の組合せが１となる。このとき全ビット一致する
ことになるので必ずアドレストラツプがおこる。
ドの場合、ＲＥＳＥＴ信号４００によって、アドレスト
ラップシフトレジスタ１００の０ビット目のみ”０”、
残りのビットを”１”にする。テストモード信号３００
によって、命令アドレス／データアドレス６００の値は
全ビット１に固定される。最初のクロックで、ＥＸＮＯ
Ｒゲート ０の入力は０と１の組合せ、ＥＸＮＯＲゲー
トｌ，２，３，４，５，６，７の入力は１と１の組合せ
で比較する。ＥＸＮＯＲゲート０の入力が不一致である
ので、アドレストラツプは起こらない。次クロツクで、
アドレストラツプシフトレジスタのデータを下位ビット
から上位ビットヘ１ビットデータをシフトする。このと
き０ビット目には”１”をセットする。ＥＸＮＯＲゲー
トｌの入力は”０”と”１”の組合せ、ＥＸＮＯＲゲー
ト０，２，３，４，５，６，７の入力は”１”と”１”
の組合せとなっての比較となる。したがって、ＥＸＮＯ
Ｒゲートｌの入力が不一致であるので、アドレストラッ
プは起こらない。これを８ビット分繰り返し行う。さら
に、９回目のシフトでアドレストラップシフトレジスタ
１００、命令／データアドレス６００の全ビットが１に
なりＥＸＮＯＲゲート０，１，２，３，４，５，６，７
の入力の組合せが１となる。このとき全ビット一致する
ことになるので必ずアドレストラツプがおこる。
【００１７】
【実施例】本発明のアドレストラップレジスタの第１の
実施例について説明する。図３はその構成図、図４は図
３に示すアドレストラップシフトレジスタ１０１の構成
図である。このアドレストラップレジスタはテストモー
ド信号３００によってシフトレジスタに切り替えること
ができるアドレストラツプレジスタ１０１を有し、さら
に、テストモード信号３００によって命令／データアド
レスの全３２ビットを”１”に固定できるアドレストラ
ップ比較回路の第１の実施例について説明する。
実施例について説明する。図３はその構成図、図４は図
３に示すアドレストラップシフトレジスタ１０１の構成
図である。このアドレストラップレジスタはテストモー
ド信号３００によってシフトレジスタに切り替えること
ができるアドレストラツプレジスタ１０１を有し、さら
に、テストモード信号３００によって命令／データアド
レスの全３２ビットを”１”に固定できるアドレストラ
ップ比較回路の第１の実施例について説明する。
【００１８】図３に示す本アドレストラップ比較回路
は、ＥＸＮＯＲゲート０，１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１と、Ｎ
ＡＮＤ４０，４１，４２，４３，４４，４５，４６，４
７と、ＮＯＲゲート５０、およびアドレストラップシフ
トレジスタ１００とからなり、テストモード信号３０
０、ＲＥＳＥＴ信号４００、ＣＬＫ５００、命令／デー
タアドレス６００が入力される。
は、ＥＸＮＯＲゲート０，１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１と、Ｎ
ＡＮＤ４０，４１，４２，４３，４４，４５，４６，４
７と、ＮＯＲゲート５０、およびアドレストラップシフ
トレジスタ１００とからなり、テストモード信号３０
０、ＲＥＳＥＴ信号４００、ＣＬＫ５００、命令／デー
タアドレス６００が入力される。
【００１９】図４は、図３に示すアドレストラップシフ
トレジスタ１００のブロック図であって、エッジラッチ
２００，２０１，２０２，２０３，２０４，２０５，２
０６，２０７，２０８，２０９，２１０，２１１，２１
２，２１３，２１４，２１５，２１６，２１７，２１
８，２１９，２２０，２２１，２２２，２２３，２２
４，２２５，２２６，２２７，２２８，２２９，２３
０，２３１からなり、テストモード信号３００、ＲＥＳ
ＥＴ信号４００、ＣＬＫ５００、および命令／データア
ドレス６００が入力される。。
トレジスタ１００のブロック図であって、エッジラッチ
２００，２０１，２０２，２０３，２０４，２０５，２
０６，２０７，２０８，２０９，２１０，２１１，２１
２，２１３，２１４，２１５，２１６，２１７，２１
８，２１９，２２０，２２１，２２２，２２３，２２
４，２２５，２２６，２２７，２２８，２２９，２３
０，２３１からなり、テストモード信号３００、ＲＥＳ
ＥＴ信号４００、ＣＬＫ５００、および命令／データア
ドレス６００が入力される。。
【００２０】次に、このアドレスストラップ比較回路の
動作について説明する。まず、図４に示すシフトレジス
タ１００の動作について説明する。通常モードの時には
１ビット毎に各々一つのラッチでデータの読み書きを行
う。テストモード時にはＲＥＳＥＴ信号により０ビット
目のラッチは”０”にリセツトされ、残りのビットのラ
ツチは”１”にリセットされる。１つ下位のビットのラ
ッチからデータと取り込まれ、１クロック後には、０ビ
ット目のラッチには”１”が保持され、１ビツト目ラッ
チには”０”が保持される。これを繰り返し、”０”が
順次シフトして行く。
動作について説明する。まず、図４に示すシフトレジス
タ１００の動作について説明する。通常モードの時には
１ビット毎に各々一つのラッチでデータの読み書きを行
う。テストモード時にはＲＥＳＥＴ信号により０ビット
目のラッチは”０”にリセツトされ、残りのビットのラ
ツチは”１”にリセットされる。１つ下位のビットのラ
ッチからデータと取り込まれ、１クロック後には、０ビ
ット目のラッチには”１”が保持され、１ビツト目ラッ
チには”０”が保持される。これを繰り返し、”０”が
順次シフトして行く。
【００２１】通常動作の場合、アドレストラップレジス
タ１００にトラップしたいアドレスを入力しておく。命
令アドレストラップの場合は実行している命令アドレス
６００とアドレストラップレジスタ１００のデータを、
データアドレストラツプの場合はストア／ロードするデ
ータアドレス６００とアドレストラツプレジスタ１００
のデータをＥＸＮＯＲゲート０，１，２，３，４，５，
６，７，８，９，１０，１１，１２，１３，１４，１
５，１６，１７，１８，１９，２０，２１，２２，２
３，２４，２５，２６，２７，２８，２９，３０，３１
で各々１ビット毎に比較し、それぞれの結果をＮＡＮＤ
４０，４１，４２，４３，４４，４５，４６，４７に入
力し、その出力をＮＯＲ５０に入力し、その結果をアド
レストラップコントロール信号６０として出力する。こ
のアドレストラツプコントロール信号１が１の場合、ア
ドレストラップがかかる。０の場合、アドレストラツプ
はかからない。
タ１００にトラップしたいアドレスを入力しておく。命
令アドレストラップの場合は実行している命令アドレス
６００とアドレストラップレジスタ１００のデータを、
データアドレストラツプの場合はストア／ロードするデ
ータアドレス６００とアドレストラツプレジスタ１００
のデータをＥＸＮＯＲゲート０，１，２，３，４，５，
６，７，８，９，１０，１１，１２，１３，１４，１
５，１６，１７，１８，１９，２０，２１，２２，２
３，２４，２５，２６，２７，２８，２９，３０，３１
で各々１ビット毎に比較し、それぞれの結果をＮＡＮＤ
４０，４１，４２，４３，４４，４５，４６，４７に入
力し、その出力をＮＯＲ５０に入力し、その結果をアド
レストラップコントロール信号６０として出力する。こ
のアドレストラツプコントロール信号１が１の場合、ア
ドレストラップがかかる。０の場合、アドレストラツプ
はかからない。
【００２２】一方、単一故障検証を行う際のテストモー
ドの場合は、ＲＥＳＥＴ信号によって、アドレストラッ
プシフトレジスタ１００の０ビットのみ”０”、残りの
ビットを”１”にする。テストモード信号によって、命
令アドレス／データアドレスの値を全ビット”１”に固
定する。最初のクロックで、ＥＸＮＯＲゲート０の入力
は”０”と”１”の組合せ、ＥＸＮＯＲゲート１，２，
３，４，５，６，７，８，９，１０，１１，１２，１
３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１の入力は”１”と１の組合せで比較す
る。ＥＸＮＯＲゲート０の入力は”０”と”１”の組合
せになっているので、比較結果は不一致となりアドレス
トラップは起こらない。
ドの場合は、ＲＥＳＥＴ信号によって、アドレストラッ
プシフトレジスタ１００の０ビットのみ”０”、残りの
ビットを”１”にする。テストモード信号によって、命
令アドレス／データアドレスの値を全ビット”１”に固
定する。最初のクロックで、ＥＸＮＯＲゲート０の入力
は”０”と”１”の組合せ、ＥＸＮＯＲゲート１，２，
３，４，５，６，７，８，９，１０，１１，１２，１
３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１の入力は”１”と１の組合せで比較す
る。ＥＸＮＯＲゲート０の入力は”０”と”１”の組合
せになっているので、比較結果は不一致となりアドレス
トラップは起こらない。
【００２３】このとき、ＥＸＮＯＲゲート０のアドレス
トラップシフトレジスタ側の入力のＳ−Ａ−１と、ＥＸ
ＮＯＲゲート０の命令／データアドレスの入力のＳ−Ａ
−０と、ＥＸＮＯＲゲートｌＯの出力のＳ−Ａ−１と、
ＮＡＮＤ４０の出力のＳ−Ａ−０と、ＮＯＲ５０の出力
のＳ−Ａ−１と、アドレスコントロール信号６０のＳ−
Ａ−１の故障が起きていた場合、必ずアドレストラツプ
が起こり正常動作とは異なるので故障が検出できる。
トラップシフトレジスタ側の入力のＳ−Ａ−１と、ＥＸ
ＮＯＲゲート０の命令／データアドレスの入力のＳ−Ａ
−０と、ＥＸＮＯＲゲートｌＯの出力のＳ−Ａ−１と、
ＮＡＮＤ４０の出力のＳ−Ａ−０と、ＮＯＲ５０の出力
のＳ−Ａ−１と、アドレスコントロール信号６０のＳ−
Ａ−１の故障が起きていた場合、必ずアドレストラツプ
が起こり正常動作とは異なるので故障が検出できる。
【００２４】その後、次クロックで、アドレストラツプ
シフトレジスタ１００のデータを下位ビットから上位ビ
ットヘ１ビットだけデータをシフトする。このとき０ビ
ット目には”１”をセットする。ＥＸＮＯＲゲートｌの
入力は”０”と”１”の組合せで、ＥＸＮＯＲゲートゲ
ート０，２，３，４，５，６，７，８，９，１０，１
１，１２，１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２
７，２８，２９，３０，３１の入力は”１”と”１”の
組合せで比較する。このとき、ＥＸＮＯＲゲートｌの入
力は”０”と”１”の組合せになっているので、比較結
果は不一致となりアドレストラツプは起こらない。この
とき、ＥＸＮＯＲゲートｌのアドレストラップシフトレ
ジスタ側の入力のＳ−Ａ−１、ＥＸＮＯＲゲートｌの命
令／データアドレスの入力のＳ−Ａ−０と、ＥＸＮＯＲ
ゲートｌｌの出力のＳ−Ａ−１と、ＮＡＮＤ４０の出力
のＳ−Ａ−０と、ＮＯＲ５０の出力のＳ−Ａ−１と、ア
ドレスコントロール信号７０のＳ−Ａ−１の故障が起き
ていた場合、必ずアドレストラップが起こり正常動作と
は異なるので故障が検出できる。これを３２ビット分繰
り返し行うことによって、ＥＸＮＯＲゲート０，１，
２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１のアドレストラップシフトレジスタの入
力のＳ−Ａ−０と、ＥＸＮＯＲゲート０，１，２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９，２０，２１，２
２，２３，２４，２５，２６，２７，２８，２９，３
０，３１の命令／データアドレスの入力のＳ−Ａ−１以
外の故障が検出できる。
シフトレジスタ１００のデータを下位ビットから上位ビ
ットヘ１ビットだけデータをシフトする。このとき０ビ
ット目には”１”をセットする。ＥＸＮＯＲゲートｌの
入力は”０”と”１”の組合せで、ＥＸＮＯＲゲートゲ
ート０，２，３，４，５，６，７，８，９，１０，１
１，１２，１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２
７，２８，２９，３０，３１の入力は”１”と”１”の
組合せで比較する。このとき、ＥＸＮＯＲゲートｌの入
力は”０”と”１”の組合せになっているので、比較結
果は不一致となりアドレストラツプは起こらない。この
とき、ＥＸＮＯＲゲートｌのアドレストラップシフトレ
ジスタ側の入力のＳ−Ａ−１、ＥＸＮＯＲゲートｌの命
令／データアドレスの入力のＳ−Ａ−０と、ＥＸＮＯＲ
ゲートｌｌの出力のＳ−Ａ−１と、ＮＡＮＤ４０の出力
のＳ−Ａ−０と、ＮＯＲ５０の出力のＳ−Ａ−１と、ア
ドレスコントロール信号７０のＳ−Ａ−１の故障が起き
ていた場合、必ずアドレストラップが起こり正常動作と
は異なるので故障が検出できる。これを３２ビット分繰
り返し行うことによって、ＥＸＮＯＲゲート０，１，
２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１のアドレストラップシフトレジスタの入
力のＳ−Ａ−０と、ＥＸＮＯＲゲート０，１，２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９，２０，２１，２
２，２３，２４，２５，２６，２７，２８，２９，３
０，３１の命令／データアドレスの入力のＳ−Ａ−１以
外の故障が検出できる。
【００２５】さらに、３３回シフトさせるとアドレスト
ラップシフトレジスタ１００、命令／データアドレスの
全ビットが”１”になり、ＥＸＮＯＲゲート０，１，
２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１の入力のＳ−Ａ−０の故障が検出でき
る。従って、本発明では３２ビット幅のアドレストラッ
プ比較回路に対して３３クロックで命令／データアドレ
ス側のＥＸＮＯＲゲート０，１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１の入力
のＳ−Ａ−１以外の故障を検出すことができる。
ラップシフトレジスタ１００、命令／データアドレスの
全ビットが”１”になり、ＥＸＮＯＲゲート０，１，
２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１の入力のＳ−Ａ−０の故障が検出でき
る。従って、本発明では３２ビット幅のアドレストラッ
プ比較回路に対して３３クロックで命令／データアドレ
ス側のＥＸＮＯＲゲート０，１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１の入力
のＳ−Ａ−１以外の故障を検出すことができる。
【００２６】ところが、上記で示した３３クロツクは、
テストパタンを与えずに行うことができるので、他のブ
ロックを検証すると同時にアドレストラップ回路の検証
が可能である。
テストパタンを与えずに行うことができるので、他のブ
ロックを検証すると同時にアドレストラップ回路の検証
が可能である。
【００２７】従って、第１の実施例によって、単一故障
を１００％検出するには、命令／データアドレス側のＥ
ＸＮＯＲゲート０，１，２，３，４，５，６，７，８，
９，１０，１１，１２，１３，１４，１５，１６，１
７，１８，１９，２０，２１，２２，２３，２４，２
５，２６，２７，２８，２９，３０，３１の入力のＳ−
Ａ−１の故障は、通常モードでアドレストラップシフト
レジスタ１００、および命令／データアドレスの全ビッ
トが”０”になるようなパタンを作成すればよい。この
とき代表的なＣＰＵで必要なクロック数は、データアド
レストラツプ回路ではアドレストラツプシフトレジスタ
１００に値を設定するのに３クロック、さらにストア／
ロード命令で１クロツクで合計４クロックである。命令
アドレストラップ回路では、アドレストラップシフトレ
ジスタ１００に値を設定するのに３クロック、命令アド
レスを設定するのにｍｏｖ命令で１クロック、命令アド
レスに命令を転送するのに２クロツク、命令アドレスに
ジャンプするのにジャンプ命令で３クロックで合計９ク
ロツク必要とする。ここでキヤツシユミスは考慮してい
ない。
を１００％検出するには、命令／データアドレス側のＥ
ＸＮＯＲゲート０，１，２，３，４，５，６，７，８，
９，１０，１１，１２，１３，１４，１５，１６，１
７，１８，１９，２０，２１，２２，２３，２４，２
５，２６，２７，２８，２９，３０，３１の入力のＳ−
Ａ−１の故障は、通常モードでアドレストラップシフト
レジスタ１００、および命令／データアドレスの全ビッ
トが”０”になるようなパタンを作成すればよい。この
とき代表的なＣＰＵで必要なクロック数は、データアド
レストラツプ回路ではアドレストラツプシフトレジスタ
１００に値を設定するのに３クロック、さらにストア／
ロード命令で１クロツクで合計４クロックである。命令
アドレストラップ回路では、アドレストラップシフトレ
ジスタ１００に値を設定するのに３クロック、命令アド
レスを設定するのにｍｏｖ命令で１クロック、命令アド
レスに命令を転送するのに２クロツク、命令アドレスに
ジャンプするのにジャンプ命令で３クロックで合計９ク
ロツク必要とする。ここでキヤツシユミスは考慮してい
ない。
【００２８】本発明の回路では単一故障のものを１００
％故障検出させるのに用意するテストパタンのクロツク
数は１３クロックなので、従来に比べクロック数が大幅
に減少する。
％故障検出させるのに用意するテストパタンのクロツク
数は１３クロックなので、従来に比べクロック数が大幅
に減少する。
【００２９】さらに、本発明の回路では用意するテスト
パタンは比較するビット数に依存しないためどのような
ビット数のアドレストラップ比較回路でも用意するテス
トパタンクロツク数は１３クロックだけでよい。
パタンは比較するビット数に依存しないためどのような
ビット数のアドレストラップ比較回路でも用意するテス
トパタンクロツク数は１３クロックだけでよい。
【００３０】また、本発明の第２の実施例として図５に
示すようにテストモードによってシフトレジスタに切り
換えることができるアドレストラップレジスタを有し、
さらに、テストモード信号３００によって命令／データ
アドレスの全３２ビットを”１”に固定でき、更にテス
トモード信号５００によって全ＥＸＮＯＲゲートの２入
力を”０”に固定できる。
示すようにテストモードによってシフトレジスタに切り
換えることができるアドレストラップレジスタを有し、
さらに、テストモード信号３００によって命令／データ
アドレスの全３２ビットを”１”に固定でき、更にテス
トモード信号５００によって全ＥＸＮＯＲゲートの２入
力を”０”に固定できる。
【００３１】この第２の実施例の場合、テストモードの
切り換えでアドレストラップ比較回路の１００％故障検
出が可能であり、用意するテストパタンは必要がなの
で、第１の実施例より１００％故障検出に要するクロッ
ク数が減少する。
切り換えでアドレストラップ比較回路の１００％故障検
出が可能であり、用意するテストパタンは必要がなの
で、第１の実施例より１００％故障検出に要するクロッ
ク数が減少する。
【００３２】
【発明の効果】第１の効果は、従来のアドレストラップ
回路に対して１００％単一故障検出を実行させるための
クロツク数が大幅に減少した。その理由は、従来、３２
ビット幅のアドレストラツプ比較回路の場合では命令／
データアドレストラップ回路の故障検証を別々のパタン
を用意し、代表的なＣＰＵでは、命令アドレストラップ
回路では２１０クロックかかり、データアドレストラッ
プ回路では７４クロックかかっていた。つまり、命令／
データの両アドレストラップ回路では、単一故障検証で
１００％検出を行うテストパタンは２８４クロックかか
る。
回路に対して１００％単一故障検出を実行させるための
クロツク数が大幅に減少した。その理由は、従来、３２
ビット幅のアドレストラツプ比較回路の場合では命令／
データアドレストラップ回路の故障検証を別々のパタン
を用意し、代表的なＣＰＵでは、命令アドレストラップ
回路では２１０クロックかかり、データアドレストラッ
プ回路では７４クロックかかっていた。つまり、命令／
データの両アドレストラップ回路では、単一故障検証で
１００％検出を行うテストパタンは２８４クロックかか
る。
【００３３】しかし、本発明では、命令／データアドレ
ストラップ回路の故障検証を同時に行い、テストモード
によって値を設定することにより、代表的なＣＰＵで１
００％故障検出させるには、命令アドレストラップ回路
と、データアドレストラップ回路の両方で３３十１３ク
ロックしかかからない。ところが、３３クロックという
のはアドレストラップ比較回路以外の検証時にテストモ
ードに切り換えて同時に行えばよいので、実際単一故障
検証で１００％検出を行うテストパタンは１３クロック
しかかからない。これは、従来に比ベて１／２０以下の
クロツク数で済むという効果がある。
ストラップ回路の故障検証を同時に行い、テストモード
によって値を設定することにより、代表的なＣＰＵで１
００％故障検出させるには、命令アドレストラップ回路
と、データアドレストラップ回路の両方で３３十１３ク
ロックしかかからない。ところが、３３クロックという
のはアドレストラップ比較回路以外の検証時にテストモ
ードに切り換えて同時に行えばよいので、実際単一故障
検証で１００％検出を行うテストパタンは１３クロック
しかかからない。これは、従来に比ベて１／２０以下の
クロツク数で済むという効果がある。
【図１】本発明のアドレストラップ比較回路の実施の形
態の一つの構成を示すブロック図である。
態の一つの構成を示すブロック図である。
【図２】図１に示すアドレレストラップシフトレジスタ
１００の構成を示すブロツク図である。
１００の構成を示すブロツク図である。
【図３】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図４】図３に示すアドレストラップシフトレジスタ１
０１の構成を示すブロック図である。
０１の構成を示すブロック図である。
【図５】本発明のアドレストラップ比較回路第２の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図６】ＣＰＵとアドレストラツプ比較器の関係を示す
ブロック図である。
ブロック図である。
【図７】従来のアドレストラップ比較の構成を示すブロ
ック図である。
ック図である。
０，１，２，３，４，５，６，７，８，９，１０，１
１，１２，１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２
７，２８，２９，３０，３１ ＥＸＮＯＲゲート ４０，４１ ＮＡＮＤゲート ５０ ＮＯＲゲート ５５ アドレストラツプ許可信号 ５６ 命令／データアドレス ５７ アドレストラツプレジスタデータ ５８ 比較結果 ６０ アドレストラツプコントロール信号 １００ アドレストラツプレジスタ ２００，２０１，２０２，２０３，２０４，２０５，２
０６，２０７，２０８，２０９，２１０，２１１，２１
２，２１３，２１４，２１５，２１６，２１７，２１
８，２１９，２２０，２２１，２２２，２２３，２２
４，２２５，２２６，２２７，２２８，２２９，２３
０，２３１ エッジラツチ ３００，３０１ テストモード信号 ４００ ＲＥＳＥＴ信号 ５００ ＣＬＫ ６００ 命令／データアドレス
１，１２，１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２
７，２８，２９，３０，３１ ＥＸＮＯＲゲート ４０，４１ ＮＡＮＤゲート ５０ ＮＯＲゲート ５５ アドレストラツプ許可信号 ５６ 命令／データアドレス ５７ アドレストラツプレジスタデータ ５８ 比較結果 ６０ アドレストラツプコントロール信号 １００ アドレストラツプレジスタ ２００，２０１，２０２，２０３，２０４，２０５，２
０６，２０７，２０８，２０９，２１０，２１１，２１
２，２１３，２１４，２１５，２１６，２１７，２１
８，２１９，２２０，２２１，２２２，２２３，２２
４，２２５，２２６，２２７，２２８，２２９，２３
０，２３１ エッジラツチ ３００，３０１ テストモード信号 ４００ ＲＥＳＥＴ信号 ５００ ＣＬＫ ６００ 命令／データアドレス
Claims (2)
- 【請求項１】 複数の二値のビット列からなる第１のデ
ータをビット毎に記憶するレジスタと、前記第１のデー
タと同数のビット数の第２のデータとをビット毎に対応
させて対応する各ビット間の比較をして一致を検出する
複数個のビット単位一致検出回路と、前記ビット単位一
致検出回路が全ビット一致したことを検出する全ビット
一致検出回路を有するアドレストラップ比較回路におい
て、 前記第１と第２のデータの全ビットを第１の値に設定す
る手段と、 前記第１のデータのいずれか一方の端のビットのみを第
２のビット値に設定して第１と第２のデータビット間の
全ビット単位一致検出回路を起動する比較手段と、 引き続くクロック毎に他方の端方向の次のビット位置の
みを第２のビット値として、他のビットは第１のビット
値に固定したまま全てのビット単位一致検出回路を起動
する比較動作を行い、前記他方の端のビットまで前記比
較動作を反復する手段と、 前記全てのビット単位一致検出回路の内一つのビット単
位一致検出回路のみを不一致の状態にするテスト回路を
有することを特徴とするアドレストラップ比較回路。 - 【請求項２】 アドレストラップ比較回路において、 テストモードにすると命令アドレス／データアドレスを
１に固定する手段と、 ＲＥＳＥＴ信号によりアドレストラップレジスタの最下
位ビットのみを０とするとともに、残りのビットを１に
してアドレストラップレジスタと命令アドレス／データ
アドレストラップレジスタとの対応するビット間の一致
比較を行う手段と、 次のクロックでアドレストラップレジスタのデータを下
位ビットから０セットを上位ビットヘ１ビットシフトさ
せ、０にセットしてあった下位ビットを１にリセット
し、アドレストラップレジスタと命令アドレス／データ
アドレスの比較を行うことを繰り返し、０セットしたビ
ットの一致比較のみ不一致状態とする手段を有するアド
レストラップシフトレジスタを有することを特徴とする
アドレストラップ比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09149734A JP3137034B2 (ja) | 1997-06-06 | 1997-06-06 | 故障検証を容易にするアドレストラップ比較回路 |
| US09/092,087 US6185714B1 (en) | 1997-06-06 | 1998-06-05 | Address trap comparator capable of carrying out high speed fault detecting test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09149734A JP3137034B2 (ja) | 1997-06-06 | 1997-06-06 | 故障検証を容易にするアドレストラップ比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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