JP3934283B2 - 半導体集積回路装置及びその位相テスト方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、複数のクロックを必要とするシステムLSI(半導体集積回路装置)のタイミングマージンテスト手法に関するものである。
【0002】
【従来の技術】
図10は、複数のクロック(CLOCK1〜CLOCKN)を必要とするシステムLSIの概略構成を示すブロック図である。
【0003】
図10において、フリップフロップ1は、システムLSIの入力データ(DATA)をCLOCK1の立ち上がりでラッチする。フリップフロップ2は、フリップフロップ1の出力データ(Q)が制御回路8により制御される組み合わせ回路No.1(符号5)を経由したデータをCLOCK2の立ち上がりでラッチする。更に、フリップフロップ3は、制御回路8により制御される組み合わせ回路No.N−1(図示せず)を経由したデータをCLOCKNの立ち上がりでラッチし、フリップフロップ4は、同様に制御回路8により制御される組み合わせ回路No.N(符号7)を経由したデータをCLOCK(N+1)の立ち上がりでラッチする。
【0004】
このような複数のクロックを必要とするシステムLSIにおいて、入力クロック間の位相マージンテストを行う場合は、各クロックの位相を変化させた時にLSIの機能が正常動作するか否かをLSIの出力データを判定することにより行う。ここで問題になるのは、多くの機能を持つシステムLSIにおいて、全機能を各クロックの位相の組み合わせでテストすると膨大なテスト時間が必要になることである。
【0005】
図10のシステムLSIにおいて、CLOCK1とCLOCK2に限定した場合のテスト回数は、CLOCK1とCLOCK2の位相の組み合わせがI(1)通り、組み合わせ回路No.1の機能数がF(1)通りあるとすると、I(1)×F(1)回のテストが必要となる。そして、LSIの機能が正常動作することをLSIの出力データを判定することによりテストを行なうために、CLOCK1からCLOCKNまででは、{I(1)×F(1)}×{I(2)×F(2)}×・・・×{I(N)×F(N)}回のテストが必要となる。
【0006】
【発明が解決しようとする課題】
以上のように、従来の複数のクロックを必要とするシステムLSIにおいて、入力クロック間の位相マージンテストを行う場合、多くの機能を持つシステムLSIにおいて、全機能を各クロックの位相の組み合わせでテストすると膨大なテスト時間が必要になる問題があった。
【0007】
この発明は、上記のような問題点を解消するためになされたものであり、複数のクロック(CLOCK1〜CLOCKN)を必要とするシステムLSIの内部に位相テスト回路を備え、複数クロックの位相マージンテストを効率良く行なうことを目的とする。
【0008】
この発明は、複数のクロック(CLOCK1〜CLOCKN)を必要とするシステムLSIの内部に位相テスト回路を具備し、複数クロックの位相マージンテストを効率良く実施するものである。
【0009】
【課題を解決するための手段】
請求項1の発明は、複数のクロックを必要とする半導体集積回路装置の入力クロック間の位相テスト方法であって、複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータを時系列データとして保持し、この時系列データをチェックすることにより、選択クロックに対する位相チェックを行なうことを特徴とする。
【0010】
請求項2の発明は、複数のクロックを必要とする半導体集積回路装置の入力クロック間の位相テスト方法であって、複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータを時系列データとして保持し、この時系列データを期待値データと比較判定することにより、選択クロックに対する位相チェックを行なうことを特徴とする。
【0011】
請求項3の発明は、複数のクロックを必要とする半導体集積回路装置において、複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータをセレクトする選択手段と、選択された転送データを入力して時系列データとして保持するデータ保持手段とを備えたことを特徴とする。
【0012】
請求項4の発明は、請求項3の発明において、さらに時系列データを予め設定された期待値と比較判定する判定手段を設けたことを特徴とする。
【0013】
請求項5の発明は、前記データ保持手段内に、時系列データの保持と共に、当該選択されたクロックの入力クロック数をカウントし、そのカウント値を保持する機能を備えたことを特徴とする。
【0014】
請求項6の発明は、前記データ保持手段において、時系列データを保持する機能としてシフトレジスタを使用したことを特徴とする。
【0015】
請求項7の発明は、前記データ保持手段において、時系列データを保持する機能としてメモリを使用したことを特徴とする。
【0016】
【発明の実施の形態】
実施の形態1.
図1はこの発明の実施の形態1による複数のクロック(CLOCK1〜CLOCKN)を必要とする半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【0017】
図1において、フリップフロップ1はシステムLSIの入力データ(DATA)をCLOCK1の立ち上がりでラッチし、フリップフロップ2は組み合わせ回路No.1(符号5)を経由したデータをCLOCK2の立ち上がりでラッチする。また、フリップフロップ3は前段の組み合わせ回路No.N−1を経由したデータをCLOCKNの立ち上がりでラッチし、フリップフロップ4は組み合わせ回路No.N(符号7)を経由したデータをCLOCK(N+1)の立ち上がりでラッチする。
【0018】
一方、組み合わせ回路No.1(符号5),No.2(符号6),No.N(符号7)は、それぞれフリップフロップ1,2,3の出力データ(Q)を入力し、制御回路8により制御されて多種の機能を附加し、その出力データを次段のフリップフロップ2,3,4のDに入力する。なお、上記の構成及び機能は図10のシステムLSIの構成及び機能と同様である。
【0019】
本実施の形態1においては、システムLSIの複数クロック(CLOCK2〜CLOCKN)から任意のクロックを選択するセレクタ300と、そのクロック(CLOCK2〜CLOCKN)によりフリップフロップ(2〜3)でラッチされたデータの反転データ(Qバー)を選択するセレクタ200と、セレクタ300及びセレクタ200の出力を、それぞれクロック入力(CK)とデータ入力(DIN)に入力し、出力データ(BUSOUT<M+P:0>)を発生するタイミングチェック回路100を備えている。
【0020】
図2は、実施の形態1のタイミングチェック回路100の内部構成を示すブロック図である。このタイミングチェック回路100は、クロック入力CKを源とするクロック(ORゲート103の出力)を入力し、そのクロックによりデータ(DIN)をシフトする(M+1)段のフリップフロップ{FF(M),FF(M−1),・・・,FF(0)}を有するシフトレジスタ101を備えている。また、カウンタ102は、クロック入力(CK)の立ち下がりエッジをカウントし、そのカウント値が(M+1)になった時にORゲート103に対し“H”レベルの出力をする機能を持ち、カウント値を出力信号BUSOUT<M+P:M+1>に出力する。
【0021】
次に、実施の形態1による半導体集積回路装置(システムLSI)のクロックの位相マージンテストを説明する。ここでは、CLOCK1とCLOCK2の位相チェックを例に挙げて述べる。
【0022】
まず、図1のセレクタ300,200により、CLOCK2とフリップフロップ2の反転出力データ(Qバー)をセレクトし、システムLSIに対して実仕様のクロック(CLOCK1〜CLOCKN)及びデータ(DATA)を入力する。その際のタイミングチャートの例を図3に示す。
【0023】
CLOCK1,CLOCK2にクロックが1発入力された時、CLOCK1の1発目の立ち上がりエッジによりフリップフロップ2のDにD0データが入力され、CLOCK2の1発目の立ち上がりエッジでそのデータD0をラッチし、フリップフロップ2のQバーにD0データの反転データ(D0バー)が出力される。
【0024】
このデータ(D0バー)は、図2のシフトレジスタ101の最初のフリップフロップ(M)によりORゲート103の出力信号の立ち上がりエッジでラッチされる。この時のカウンタ102のカウント値(BUSOUT<M+P:M+1>)は、1を示す。したがって、CLOCK1,CLOCK2のクロックに1発目が入力された時のフリップフロップ2(図1)に転送されたデータ(D0)は、シフトレジスタ101のBUSOUT<M>に保持される。
【0025】
次にCLOCK1,CLOCK2にクロックの2発目が入力された時、CLOCK1の2発目の立ち上がりエッジによりフリップフロップ2のDにD1データが入力され、CLOCK2の2発目の立ち上がりエッジでそのデータD1をラッチし、フリップフロップ2の(Qバー)にD1の反転データ(D1バー)が出力される。
【0026】
このデータ(D1バー)を、図2のシフトレジスタ101の最初のフリップフロップ(M)にてORゲート103の出力信号の立ち上がりエッジでラッチし、1発目のデータ(D0バー)は次段のフリップフロップ(M−1)にシフトされる。この時のカウンタ102のカウント値(BUSOUT<M+P:M+1>)は、2を示す。したがって、CLOCK1,CLOCK2のクロックに2発目が入力された時のフリップフロップ2(図1)に転送されたデータ(D1)は、タイミングチェック回路100のBUSOUT<M>に保持され、1発目に転送されたデータ(D0)は、シフトレジスタ101のBUSOUT<M−1>に保持される。
【0027】
以上のように、CLOCK1,CLOCK2にクロックが1発目からM+1発目まで入力された時、図1のフリップフロップ2に転送されたデータ(D0,D1,D2,・・・,D(M−2),D(M−1),DM)は、タイミングチェック回路100のシフトレジスタ101により、BUSOUT<M:0>に保持される。すなわち、BUSOUT<0>=D0、BUSOUTく1〉=D1、・・・、BUSOUT<M−2>=D(M−2)、BUSOUT<M−1>=D(M−1)、BUSOUT<M>=DMとなる。
【0028】
この時のカウンタ102のカウント値(BUSOUT<M+P:M+1>)はM+1を示し、CSTP信号は“H”レベルを出力し、M+2発目以上のクロック(CK)をシフトレジスタ101へ伝送しない。
【0029】
そして、このBUSOUT<M:0>のデータをリードすることにより、CLOCK1,CLOCK2のクロック間のデータの転送について1発目からM+1発目まで時系列に発生したデータを一括でリードチェックできる。
【0030】
以上のように実施の形態1によれば、複数のクロックで構成されるシステムLSIにおいて、選択されたクロックに関して集中して位相チェックが可能になり、他のクロックとは切り分けてテストできることとなり、テスト回数は選択されたクロック単位のテスト回数(I(1)×F(1)回)の和になる。
【0031】
従って、CLOCK1からCLOCKNまでのクロック数のLSIの場合、[{I(1)×F(1)}+{I(2)×F(2)}+・・・+{I(N)×F(N)}]回のテストで位相チェックができ、前述した従来例に比べて少ないテスト回数でテストができる。また、時系列に発生するクロック間のデータを一括して最後にリードチェックできるので、組み合わせ回路の機能数がM+1以下であれば、LSIの実仕様の入力周波数で組み合わせ回路の機能を連続して切り替えるテストが可能である。つまり、本実施の形態により、複数のクロックの中でセレクトされたクロック間について、時系列の転送データをLSIの実仕様動作実行後に一括してチェックできる。
【0032】
実施の形態2.
図4はこの発明の実施の形態2による複数のクロック(CLOCK1〜CLOCKN)を必要とする半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【0033】
図4において、図1と同一符号は、同様の構成及び機能を有するものである。本実施の形態において、タイミングチェック回路400は、システムLSIの複数クロック(CLOCK2〜CLOCKN)から任意のクロックを選択するセレクタ300の出力と、そのクロックによりフリップフロップ(2〜3)でラッチされた反転データ(Qバー)を選択するセレクタ200の出力を、それぞれクロック入力(CK)とデータ入力(DIN)に入力し、出力データ(RESULT)を発生する。ここで、出力データRESULTは、LSIのTESTOUTピンに出力され、BUSINDT<M+P:0>,CKDT<M+P:0>はバス制御回路10と結線され、バスリード・ライトが可能となっている。
【0034】
図5は、実施の形態2のタイミングチェック回路400の内部機能を示すブロック図である。図5において、シフトレジスタ401は、クロック入力CKを源とするクロック(ORゲート403の出力)によりデータ(DIN)をシフトするM+1段のフリップフロップ{FF(M),FF(M−1),FF(0)}から構成される。カウンタ402は、クロック入力CKの立ち下がりエッジをカウントし、そのカウント値がM+1になった時にORゲート403に対し“H”レベルの出力をする機能を持ち、カウント値を出力信号CKDT<M+P:M+1>に出力する。判定回路404は、シフトレジスタ401及びカウンタ402からのデータ(CKDT<M+P:0>)を期待値データ(BUSIN<M+P:0>)と一致するかを判定し、一致した場合にはRESULT信号に“H”レベルを出力する。
【0035】
次に、実施の形態2による半導体集積回路装置(システムLSI)のクロックの位相マージンテストを説明する。ここでは、CLOCK1とCLOCK2の位相チェックを例に挙げて述べる。
【0036】
まず、図4のセレクタ300,200により、CLOCK2とフリップフロップ2の反転出力データ(Qバー)をセレクトし、タイミングチェック回路400のバス入力信号BUSIN<M+P:M+1>に期待値データを設定する。続いて、システムLSIに対して実仕様のクロック(CLOCK1〜CLOCKN)及びデータ(DATA)を入力する。その際のタイミングチャートの例を図6に示す。
【0037】
CLOCK1,CLOCK2にクロックが1発入力された時、CLOCK1の1発目の立ち上がりエッジによりフリップフロップ2のDにD0データが入力され、CLOCK2の1発目の立ち上がりエッジでそのデータをラッチし、フリップフロップ2の(Qバー)にD0の反転データ(D0バー)が出力される。このデータは図5のシフトレジスタ401の最初のフリップフロップ(M)によりORゲート403の出力信号の立ち上がりエツジでラッチされる。この時のカウンタ402のカウント値(CKDT<M+P:M+1>)は、1を示す。
【0038】
よって、CLOCK1,CLOCK2のクロックに1発目が入力された時のフリップフロップ2に転送されたデータ(D0)は、シフトレジスタ401のCKDT<M>に保持される。
【0039】
次に、CLOCK1,CLOCK2にクロックの2発目が入力された時、CLOCK2の2発目の立上がりエッジによりフリップフロップ2のDにD1データが入力され、CLOCK2の2発目の立上がりエッジでそのデータをラッチし、フリップフロップ2の(Qバー)にD1の反転データ(D1バー)が出力される。このデータを、シフトレジスタ401の最初のフリップフロップ(M)によりORゲート403の出力信号の立ち上がりエッジでラツチし、1発目のデータD0は次段のフリップフロップ(M−1)にシフトされる。この時のカウンタ402のカウント値(CKDT<M+P:M+1>)は、2を示す。
【0040】
よって、CLOCK1,CLOCK2のクロックに2発目が入力された時のフリップフロップ2(図4)に転送されたデータ(D1)は、シフトレジスタ401のCKDT<M>に保持され、1発目に転送されたデータ(D0)は、シフトレジスタ401のCKDT<M−1>に保持される。
【0041】
以上のように、CLOCK1,CLOCK2にクロックが1発目からM+1発目まで入力された時、図4のフリップフロップ2に転送されたデータ{D0,D1,D2,・・・,D(M−2),D(M−1),DM}は、シフトレジスタ401により、CKDT<M:0>に保持される。すなわち、CKDT<0>=D0、CKDTく1>=D1、・・・、CKDT<M−2>=D(M−2)、CKDT<M−1>=D(M−1)、CKDT<M>=DMとなる。
【0042】
この時のカウンタ402のカウント値(CKDT<M+P:M+1>)はM+1を示し、CSTP信号は“H”レベルを出力し、M+2発目以上のクロック(CK)をシフトレジスタ401へ伝送しない。
【0043】
この状態で、判定回路404において、シフトレジスタ401及びカウンタ402からのデータ(CKDT<M+P:0>)と予め入力された期待値データ(BUSIN<M+P:0>)とを比較し、データが一致した場合にはRESULT信号に“H”レベルを出力する。すなわち、この出力信号RESULTをチェックすることにより、CLOCK1,CLOCK2のクロック間のデータの転送が1発目からM+1発目まで時系列に発生するデータが期待値データと一致しているかをチェックすることができる。
【0044】
以上のように実施の形態2によれば、複数のクロックで構成されるLSIにおいて、選択されたクロックに関して集中して位相チェックが可能になり、他のクロックとは切り分けてテストできる。その結果、テスト回数は選択されたクロック単位のテスト回数(I(1)×F(1)回)の和になる。
【0045】
従って、CL0CK1からCL0CKNまでのクロック数のLSIの場合、[{I(1)×F(1)}+{I(2)×F(2)}・・・+{I(N)×F(N)}]回のテストで位相チェックができ、前述した従来例に比べて少ないテスト回数でテストができる。
【0046】
また、時系列に発生するクロック間のデータをLSI内部にて一括でチェックできるので、実施の形態1と同様にLSIの実仕様の入力周波数で各組み合わせ回路の機能を連続して切り替えてテストが可能となる。つまり、本実施の形態の機能部により、複数のクロックの中でセレクトされたクロック間について、時系列の転送データをLSIの実仕様動作実行後に一括してチェックできる。
【0047】
更に、本実施の形態によれば、システムLSI内部に判定回路404を設置し、その判定結果がTEST0UTピンに直接出力されるので、実施の形態1のバス経路のリードチェックに比べて高速で結果をチェックできる効果がある(バス信号は双方向の信号のため、読み出し制御やバスラインの選択等に時間が必要である)。
【0048】
実施の形態3.
図7はこの発明の実施の形態3による複数のクロック(CLOCK1〜CLOCKN)を必要とする半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【0049】
図7において、図1と同一符号は、同様の構成及び機能を有するものである。本実施の形態において、タイミングチェック回路500は、システムLSIの複数クロック(CLOCK2〜CLOCKN)から任意のクロックを選択するセレクタ300の出力と、そのクロックによりフリップフロップ(2〜3)でラッチされた反転データ(Qバー)を選択するセレクタ200の出力を、それぞれクロック入力(CK)とデータ入力(DIN)に入力し、バス制御回路10からのBW信号により出力データ(OUTDATA)を発生する回路である。
【0050】
図5は、実施の形態3のタイミングチェック回路500の内部機能を示すブロック図である。図8において、メモリ501は、クロック入力CKを源とするクロック(ORゲート503の出力)をWRITE信号として入力し、カウンタ502からのADD<M:0>信号をアドレス信号として入力し、データ(DIN)をDATAにて書き込む機能を有する。カウンター502は、クロック入力CKの立ち下がりエッジをカウントし、そのカウント値がMになった時にORゲート503に対し“H”レベルの出力を行い、メモリヘのWRITE信号を停止する機能を持つ。また、バス制御回路10からのBW信号の立ち上がりにより、カウンター502はインクリメントされる。
【0051】
次に、実施の形態3による半導体集積回路装置(システムLSI)のクロックの位相マージンテストを説明する。ここでは、CLOCK1とCLOCK2の位相チェックを例に挙げて述べる。
【0052】
まず、図7のセレクタ200,300により、CLOCK2とフリップフロップ2の反転出力データ(Qバー)をセレクトし、続いてLSIに対して実仕様のクロック(CLOCK1〜CLOCKN)及びデータ(DATA)を入力する。その際のタイミングチャートの例を図9に示す。
【0053】
CLOCK1,CLOCK2にクロックが1発入力された時、CLOCK1の1発目の立ち上がりエッジによりフリップフロップ2のDにD0データが入力され、CLOCK2の1発目の立ち上がりエッジでそのデータをラッチし、フリップフロップ2の(Qバー)にD0の反転データ(D0バー)が出力される。
【0054】
このデータ(D0バー)は、タイミングチェック回路500のDINに入力され、その反転データD0がメモリ501のDATAとしてADD=“0”でORゲート503の出力信号の立ち上がりエッジで書き込まれる。その後、カウンター502が、CKの反転を遅延させた信号(図8のDelay)によりカウントアップされADD=“1”となる。
【0055】
よって、CLOCK1,CLOCK2のクロックに1発目が入力された時のフリップフロップ2に転送されたデータ(D0)は、メモリ501のADD=“0”に保持される。
【0056】
次に、CLOCK1,CLOCK2にクロックの2発目が入力された時、CLOCK1の2発目の立ち上がりエッジによりフリップフロップ2のDにD1データが入力され、CLOCK2の2発目の立ち上がりエッジでそのデータをラッチしフリップフロップ2の(Qバー)にD1の反転データ(D1バー)が出力される。
【0057】
このデータ(D1バー)は、タイミングチェック回路500のDINに入力され、その反転データD1がメモリ501のDATAとしてADD=“1”でORゲート503の出力信号の立ち上がりエッジで書き込まれる。その後、カウンタ502が、CKの反転を遅延させた信号(図8のDelay)によりカウントアップされADD=“2”となる。
【0058】
よって、CLOCK1,CLOCK2のクロックに1発目が入力された時のフリップフロップ2(図7)に転送されたデータ(D0)は、メモリ501のADD=“1”に保持される。
【0059】
以上のように、CLOCK1,CLOCK2にクロックが1発目からM発目まで入力された時、フリップフロップ2(図8)に転送されたデータ{D0,D1,D2,・・・,D(M−2),D(M−1),DM}は、メモリ501に保持される。すなわち、ADD<0>=D0、ADD<1>=D1,・・・,ADD<M−2>=D(M−2),ADD<M−1>=D(M−1)、ADD<M>=DMとなる。
【0060】
そして、この時のカウンタ502のカウント値(ADD<M:0>)はMを示し、CSTP信号は“H”レベルを出力し、M+1発目以上のクロック(CK)をメモリ501へ伝送しない。
【0061】
この状態で、図9のメモリ501からの読み出しのタイミングチャートに示すように、RESET信号によりカウンタ502の出力ADD<M:0>=“0”にし、タイミングチェック回路500のBWを、随時バス制御回路10より入力し、出力データOUTDATAをバスで読み出しチェツクする。
【0062】
以上のように本実施の形態によれば、複数のクロックで構成されるLSIにて、選択されたクロツクに関して集中して位相チェックが可能になり、他のクロックとは切り分けてテストできる。その結果、テスト回数は選択されたクロック単位のテスト回数(I(1)×F(1)回)の和になる。
【0063】
従って、CL0CK1からCL0CKNまでのクロック数のLSIの場合、[{I(1)×F(1)}+(I(2)×F(2)}+・・・+{I(N)×F(N)}]回のテストで位相チェックができ、前述した従来例に比べて少ないテスト回数でテストができる。
【0064】
また、時系列に発生するクロック間のデータをLSI内部で保持できるので、LSIの実仕様の入力周波数で各組み合わせ回路の機能を連続して切り替えてテストが可能である。つまり、本実施の形態の機能部により、複数のクロックの中でセレクトされたクロック間について、時系列の転送データをLSIの実仕様動作で実行した後、バスリードでチェックできる。
【0065】
【発明の効果】
請求項1から請求項7の発明によれば、複数のクロックで構成される半導体集積回路装置(システムLSI等)において、選択されたクロックに対する位相チェックが可能になり、他のクロックとは切り分けてテストできることとなり、従来例に比べて格段に少ないテスト回数でテストができる。
【0066】
また、時系列に発生するクロック間のデータを一括して最後にチェックできるので、LSIの実仕様の入力周波数で組み合わせ回路の機能を連続して切り替えるテストが可能である。つまり、複数のクロックの中でセレクトされたクロック間について、時系列の転送データをLSIの実仕様動作実行後に一括してチェックできる効果がある。
【0067】
更に、請求項2及び請求項4の発明によれば、時系列データを期待値データと比較判定するようにしたので、高速で結果をチェックできる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【図2】 実施の形態1の半導体集積回路装置に内蔵するタイミングチェック回路の構成を示すブロック図である。
【図3】 実施の形態1のタイミングチェック回路のタイミングチャートを示す図である。
【図4】 この発明の実施の形態2による半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【図5】 実施の形態2の半導体集積回路装置に内蔵するタイミングチェック回路の構成を示すブロック図である。
【図6】 実施の形態2のタイミングチェック回路のタイミングチャートを示す図である。
【図7】 この発明の実施の形態3による半導体集積回路装置(システムLSI)の概略構成を示すブロック図である。
【図8】 実施の形態2の半導体集積回路装置に内蔵するタイミングチェック回路の構成を示すブロック図である。
【図9】 実施の形態3のタイミングチェック回路のタイミングチャートを示す図である。
【図10】 複数のクロックを必要とするシステムLSIの概略構成を示すブロック図である。
【符号の説明】
1,2,3,4 フリップフロップ(D−FF)、5,6,7 組み合わせ回路、
8 制御回路、10 バス制御回路、100 タイミングチェック回路、
101 シフトレジスタ、102 カウンタ、200,300 セレクタ、
400 タイミングチェック回路、401 シフトレジスタ、402 カウンタ、
404 判定回路、500 タイミングチェック回路、501 メモリ、
502 カウンタ。
Claims (7)
- 複数のクロックを必要とする半導体集積回路装置の入力クロック間の位相テスト方法であって、
複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータを時系列データとして保持し、この時系列データをチェックすることにより、選択クロックに対する位相チェックを行なうことを特徴とする半導体集積回路装置の位相テスト方法。 - 複数のクロックを必要とする半導体集積回路装置の入力クロック間の位相テスト方法であって、
複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータを時系列データとして保持し、この時系列データを期待値データと比較判定することにより、選択クロックに対する位相チェックを行なうことを特徴とする半導体集積回路装置の位相テスト方法。 - 複数のクロックを必要とする半導体集積回路装置において、
複数のクロックから任意のクロックを選択し、その選択されたクロックにより転送されるデータをセレクトする選択手段と、
前記選択されたクロックにより転送されるデータを入力して時系列データとして保持するデータ保持手段とを備えたことを特徴とする半導体集積回路装置。 - 前記時系列データを予め設定された期待値と比較判定する判定手段を設けたことを特徴とする請求項3に記載の半導体集積回路装置。
- 前記データ保持手段は、前記時系列データの保持と共に、当該選択されたクロックの入力クロック数をカウントし、そのカウント値を保持することを特徴とする請求項3または請求項4に記載の半導体集積回路装置。
- 前記データ保持手段において、前記時系列データを保持する機能としてシフトレジスタを使用したことを特徴とする請求項3から請求項5のいずれか1項に記載の半導体集積回路装置。
- 前記データ保持手段において、前記時系列データを保持する機能としてメモリを使用したことを特徴とする請求項3から請求項5のいずれか1項に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP20253299A JP3934283B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路装置及びその位相テスト方法 |
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Publications (3)
Publication Number | Publication Date |
---|---|
JP2001033521A JP2001033521A (ja) | 2001-02-09 |
JP2001033521A5 JP2001033521A5 (ja) | 2005-10-27 |
JP3934283B2 true JP3934283B2 (ja) | 2007-06-20 |
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ID=16459067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20253299A Expired - Fee Related JP3934283B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路装置及びその位相テスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3934283B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100636920B1 (ko) | 2005-06-22 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 타이밍 마진 판별 회로 |
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-
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Publication number | Publication date |
---|---|
JP2001033521A (ja) | 2001-02-09 |
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RD01 | Notification of change of attorney |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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