JP2001249164A - 組み込み型自己テスト回路内臓ｌｓｉ - Google Patents
組み込み型自己テスト回路内臓ｌｓｉInfo
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Abstract
(57)【要約】
【課題】 ＢＩＳＴ（組込み型自己テスト）において、
スキャンパスの出力を有効または無効になるように制御
できるようにすることにある。 【解決手段】 ＢＩＳＴ（組み込み型自己テスト）のパ
タン発生器１と符号圧縮器２の間にマスクレジスタ４を
接続配置し、パタン発生器１と符号圧縮器２の初期化時
に、一緒にマスクレジスタ４の初期化をし、各マスクゲ
ート（図の場合、ＯＲゲート）５の一方の入力をマスク
レジスタ４の出力とし、他方の入力をスキャンパス３の
出力とし、マスクゲートに入力されるマスクレジスタ４
の出力が‘０’のときは、スキャンパスの出力を符号圧
縮器に出力し、‘１’のときは、信号‘１’を常時符号
圧縮器に出力するようにしている。
スキャンパスの出力を有効または無効になるように制御
できるようにすることにある。 【解決手段】 ＢＩＳＴ（組み込み型自己テスト）のパ
タン発生器１と符号圧縮器２の間にマスクレジスタ４を
接続配置し、パタン発生器１と符号圧縮器２の初期化時
に、一緒にマスクレジスタ４の初期化をし、各マスクゲ
ート（図の場合、ＯＲゲート）５の一方の入力をマスク
レジスタ４の出力とし、他方の入力をスキャンパス３の
出力とし、マスクゲートに入力されるマスクレジスタ４
の出力が‘０’のときは、スキャンパスの出力を符号圧
縮器に出力し、‘１’のときは、信号‘１’を常時符号
圧縮器に出力するようにしている。
Description
【０００１】
【発明の属する技術分野】本発明はＢＩＳＴ（組込み型
自己テスト）を行う組込み型自己テスト回路内臓ＬＳＩ
に係わり、ＬＳＩテストを行うためのスキャンパスの出
力を選択的に取り出すための回路構成を備える組込み型
自己テスト回路内臓ＬＳＩに関する。
自己テスト）を行う組込み型自己テスト回路内臓ＬＳＩ
に係わり、ＬＳＩテストを行うためのスキャンパスの出
力を選択的に取り出すための回路構成を備える組込み型
自己テスト回路内臓ＬＳＩに関する。
【０００２】
【従来の技術】大規模なＬＳＩのテストは非常に困難と
なるため、スキャン回路を利用したテスト手法が広く用
いられている。スキャン回路は、ＬＳＩ内部のフリップ
フロップをテストデータ入力時にはシフトレジスタとし
て動作するようにあらかじめ設計しておき、これによ
り、ＬＳＩの内部状態を設定してテストを行うものであ
る。たとえば、図５の真理値表の機能を持った図４のよ
うなフリップフロップの場合、ｓｃａｎ＿ｃｌｏｃｋ７
４を入力するとｓｃａｎ＿ｉｎ７３のデータを取り込
む。なお、図５の真理値表において、‘φ’はその値が
‘０’，‘１’のいずれの値を取ってもよいことを示
す。このため、フリップフロップのｓｃａｎ＿ｏｕｔ７
６を別のフリップフロップのｓｃａｎ＿ｉｎ７４に接続
しすることにより、複数のフリップフロップで、実回路
とは別のシフトレジスタを構成する事ができる。このよ
うな回路構成を、スキャンパスと呼ぶ。スキャン回路で
はフリップフロップでスキャンパスを構成し、最初のフ
リップフロップのｓｃａｎ＿ｉｎ７３と最後のフリップ
フロップのｓｃａｎ＿ｏｕｔ７６を外部ピンに接続し、
テスト時にこのスキャンパスを通じて、内部回路状態を
自由に作り出す事により比較的容易にテストを行う事が
可能である。
なるため、スキャン回路を利用したテスト手法が広く用
いられている。スキャン回路は、ＬＳＩ内部のフリップ
フロップをテストデータ入力時にはシフトレジスタとし
て動作するようにあらかじめ設計しておき、これによ
り、ＬＳＩの内部状態を設定してテストを行うものであ
る。たとえば、図５の真理値表の機能を持った図４のよ
うなフリップフロップの場合、ｓｃａｎ＿ｃｌｏｃｋ７
４を入力するとｓｃａｎ＿ｉｎ７３のデータを取り込
む。なお、図５の真理値表において、‘φ’はその値が
‘０’，‘１’のいずれの値を取ってもよいことを示
す。このため、フリップフロップのｓｃａｎ＿ｏｕｔ７
６を別のフリップフロップのｓｃａｎ＿ｉｎ７４に接続
しすることにより、複数のフリップフロップで、実回路
とは別のシフトレジスタを構成する事ができる。このよ
うな回路構成を、スキャンパスと呼ぶ。スキャン回路で
はフリップフロップでスキャンパスを構成し、最初のフ
リップフロップのｓｃａｎ＿ｉｎ７３と最後のフリップ
フロップのｓｃａｎ＿ｏｕｔ７６を外部ピンに接続し、
テスト時にこのスキャンパスを通じて、内部回路状態を
自由に作り出す事により比較的容易にテストを行う事が
可能である。
【０００３】しかし、近年更なるＬＳＩの大規模化によ
り、スキャン回路を用いたテストでもテストーデータ量
が大量となるため、ＢＩＳＴ（組込み型自己テスト）と
いう手法が取られるようになってきている。このＢＩＳ
Ｔ（組込み型自己テスト）の構成例を図７に示す。図７
の構成ではＢＩＳＴの回路は、従来のスキャンパス１５
２に加えてパタン発生器１５１および符号圧縮器１５３
により構成される。パタン発生器１５１は、ＬＦＳＲ
（Ｌｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇ
ｉｓｔｅｒ）やカウンタやＲＯＭ格納パタン等さまざま
なものがあるが、今回はもっとも代表的なＬＦＳＲの例
を図２に示す。符号圧縮器１５３は、ＭＩＳＲ（Ｍｕｌ
ｔｉｐｌｅ−Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇ
ｉｓｔａｒ）やＳＩＳＲ（Ｓｉｎｇｌｅ−Ｉｎｐｕｔ
Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔａｒ）コンパレータ
や、ＲＯＭ格納パタン等が有るが、今回はもっとも代表
的なＭＩＳＲの例を図３に示す。また、スキャンパスの
構成を図６に示す。
り、スキャン回路を用いたテストでもテストーデータ量
が大量となるため、ＢＩＳＴ（組込み型自己テスト）と
いう手法が取られるようになってきている。このＢＩＳ
Ｔ（組込み型自己テスト）の構成例を図７に示す。図７
の構成ではＢＩＳＴの回路は、従来のスキャンパス１５
２に加えてパタン発生器１５１および符号圧縮器１５３
により構成される。パタン発生器１５１は、ＬＦＳＲ
（Ｌｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇ
ｉｓｔｅｒ）やカウンタやＲＯＭ格納パタン等さまざま
なものがあるが、今回はもっとも代表的なＬＦＳＲの例
を図２に示す。符号圧縮器１５３は、ＭＩＳＲ（Ｍｕｌ
ｔｉｐｌｅ−Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇ
ｉｓｔａｒ）やＳＩＳＲ（Ｓｉｎｇｌｅ−Ｉｎｐｕｔ
Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔａｒ）コンパレータ
や、ＲＯＭ格納パタン等が有るが、今回はもっとも代表
的なＭＩＳＲの例を図３に示す。また、スキャンパスの
構成を図６に示す。
【０００４】図２は、４ビットのＬＦＳＲの例を示す。
ＬＦＳＲは、初期設定モード１１とＢＩＳＴ初期化パス
１２とＢＩＳＴクロック１３の３つの入力と、次の回路
へのＢＩＳＴ初期化パス１４とスキャンパスへのパタン
の出力１５が４本の５つの出力を持つ回路となってい
る。まず、最初にＢＩＳＴの実行開始時に、このＬＦＳ
Ｒの回路の初期化が行われる。初期設定時には、初期設
定モード１１を‘０’に制御する。これにより、２１の
ＡＮＤゲートの出力は常に‘０’となり、２２のＮＯＴ
を入力する２３のＡＮＤゲートの出力はＢＩＳＴ初期化
パス１２の値と同じものとなり、２４のＯＲゲートでは
２１のＡＮＤゲート入力が‘０’のため２４のＯＲゲー
トの出力もＢＩＳＴ初期化パス１２の値と同じものとな
る。また、２６のＥＯＲの出力も２５のフリップフロッ
プの出力と同じ値となる。この状態で、ＢＩＳＴクロッ
クを入力すると、ＢＩＳＴ初期化パス１２、１４を入
力、出力とした、２５、２７、２８、２９の４フリップ
フロップのシフトレジスタとして動作する。これによ
り、初期設定モード１１が‘０’のときは、ＢＩＳＴ初
期化パス１２よりデータを与える事により内部のフリッ
プフロップの初期化が可能となる。次にパタンの印可を
行う場合、初期設定モード１１を‘１’することによ
り、２２のＮＯＴと２３のＡＮＤの出力が‘０’にな
り、この回路はＬＦＳＲとして動作する。ｎｂｉｔのＬ
ＦＳＲでは全て０以外の２のｎ乗−１の疑似乱数を作り
出す、今回は４ｂｉｔなので１５個の疑似乱数を作り出
す。
ＬＦＳＲは、初期設定モード１１とＢＩＳＴ初期化パス
１２とＢＩＳＴクロック１３の３つの入力と、次の回路
へのＢＩＳＴ初期化パス１４とスキャンパスへのパタン
の出力１５が４本の５つの出力を持つ回路となってい
る。まず、最初にＢＩＳＴの実行開始時に、このＬＦＳ
Ｒの回路の初期化が行われる。初期設定時には、初期設
定モード１１を‘０’に制御する。これにより、２１の
ＡＮＤゲートの出力は常に‘０’となり、２２のＮＯＴ
を入力する２３のＡＮＤゲートの出力はＢＩＳＴ初期化
パス１２の値と同じものとなり、２４のＯＲゲートでは
２１のＡＮＤゲート入力が‘０’のため２４のＯＲゲー
トの出力もＢＩＳＴ初期化パス１２の値と同じものとな
る。また、２６のＥＯＲの出力も２５のフリップフロッ
プの出力と同じ値となる。この状態で、ＢＩＳＴクロッ
クを入力すると、ＢＩＳＴ初期化パス１２、１４を入
力、出力とした、２５、２７、２８、２９の４フリップ
フロップのシフトレジスタとして動作する。これによ
り、初期設定モード１１が‘０’のときは、ＢＩＳＴ初
期化パス１２よりデータを与える事により内部のフリッ
プフロップの初期化が可能となる。次にパタンの印可を
行う場合、初期設定モード１１を‘１’することによ
り、２２のＮＯＴと２３のＡＮＤの出力が‘０’にな
り、この回路はＬＦＳＲとして動作する。ｎｂｉｔのＬ
ＦＳＲでは全て０以外の２のｎ乗−１の疑似乱数を作り
出す、今回は４ｂｉｔなので１５個の疑似乱数を作り出
す。
【０００５】図３は、４ビットのＭＩＳＲの例を示す。
ＭＩＳＲは、初期設定モード４１とＢＩＳＴ初期化パス
４２とＢＩＳＴクロック４３の３つの入力およびスキャ
ンパスからの４本の入力４５とからなる７つの入力と、
次の回路へのＢＩＳＴ初期化パス出力４４を持つ回路と
なっている。図２の場合と同様に、まず、最初にＢＩＳ
Ｔの実行開始時にこのＭＩＳＲの回路の初期化が行われ
る。初期設定時には初期設定モード４１を‘０’に制御
する。これにより、５５，５６，５７，５８のＡＮＤゲ
ートの出力は常に‘０’となり、この回路はＭＩＳＲと
しては機能しなくなる、と同時に、５３のＮＯＴにより
５４の出力はＢＩＳＴ初期設定パス４２の入力と同じに
なり、５９，６１，６３，６５のＥＯＲも片側の入力が
‘０’のため、その出力は前段の値そのままとなる。こ
の状態で、ＢＩＳＴクロック４３を入力すると、ＢＩＳ
Ｔ初期化パス４２、４４を入力、出力とした、６０，６
２，６４，６６の４フリップフロップのシフトレジスタ
として動作する。これにより、初期設定モード４１が
‘０’のときは、ＢＩＳＴ初期化パス４２よりデータを
与える事により内部のフリップフロップの初期化が可能
となる。
ＭＩＳＲは、初期設定モード４１とＢＩＳＴ初期化パス
４２とＢＩＳＴクロック４３の３つの入力およびスキャ
ンパスからの４本の入力４５とからなる７つの入力と、
次の回路へのＢＩＳＴ初期化パス出力４４を持つ回路と
なっている。図２の場合と同様に、まず、最初にＢＩＳ
Ｔの実行開始時にこのＭＩＳＲの回路の初期化が行われ
る。初期設定時には初期設定モード４１を‘０’に制御
する。これにより、５５，５６，５７，５８のＡＮＤゲ
ートの出力は常に‘０’となり、この回路はＭＩＳＲと
しては機能しなくなる、と同時に、５３のＮＯＴにより
５４の出力はＢＩＳＴ初期設定パス４２の入力と同じに
なり、５９，６１，６３，６５のＥＯＲも片側の入力が
‘０’のため、その出力は前段の値そのままとなる。こ
の状態で、ＢＩＳＴクロック４３を入力すると、ＢＩＳ
Ｔ初期化パス４２、４４を入力、出力とした、６０，６
２，６４，６６の４フリップフロップのシフトレジスタ
として動作する。これにより、初期設定モード４１が
‘０’のときは、ＢＩＳＴ初期化パス４２よりデータを
与える事により内部のフリップフロップの初期化が可能
となる。
【０００６】このＢＩＳＴ初期化パス４２を図２のＢＩ
ＳＴ初期化パス１４と接続し、図２、図３の初期設定モ
ード１１、４１とＢＩＳＴクロック１３、４３を同一に
しておく事により、図２のＬＦＳＲを通ってきたデータ
により、同時に初期化を行う事が可能である。次にパタ
ンの圧縮を行う場合、初期設定モード４１を‘１’にす
ることにより、５３のＮＯＴと５４のＡＮＤの出力が
‘０’になり、５５，５６のＡＮＤはスキャンパスの期
待値とＭＩＳＲのＦｅｅｄｂａｃｋ値のＥＯＲを入力
し、５７，５８のＡＮＤはスキャンパスの期待値を入力
し、この回路はＭＩＳＲとして動作する。
ＳＴ初期化パス１４と接続し、図２、図３の初期設定モ
ード１１、４１とＢＩＳＴクロック１３、４３を同一に
しておく事により、図２のＬＦＳＲを通ってきたデータ
により、同時に初期化を行う事が可能である。次にパタ
ンの圧縮を行う場合、初期設定モード４１を‘１’にす
ることにより、５３のＮＯＴと５４のＡＮＤの出力が
‘０’になり、５５，５６のＡＮＤはスキャンパスの期
待値とＭＩＳＲのＦｅｅｄｂａｃｋ値のＥＯＲを入力
し、５７，５８のＡＮＤはスキャンパスの期待値を入力
し、この回路はＭＩＳＲとして動作する。
【０００７】図６は図７の構成におけるスキャンパスの
構成例である。この回路では図４のフリップフロップが
連なったスキャンパスを最初のフリップフロップのｓｃ
ａｎ＿ｉｎをパタン発生器に接続し、最後のフリップフ
ロップのｓｃａｎ＿ｏｕｔを符号圧縮器に接続する。す
べてのフリップフロップのｓｃａｎ＿ｃｌｏｃｋ端子を
接続し、この接続部にｓｃａｎ＿ｃｌｏｃｋを入力す
る。実際にはスキャンの入力／出力は、ＢＩＳＴの印可
／圧縮と同時に行なわれるため、図７の構成ではＢＩＳ
Ｔクロックと初期設定モードのＡＮＤ１５４でｓｃａｎ
＿ｃｌｏｃｋ８５を作成し、エッジピンを使用しないよ
うにしている。前述のようにスキャンパスは従来より広
く用いられており、図６の回路はＢＩＳＴを用いない場
合には、パタン発生器の代わりにスキャン入力、符号圧
縮器の代わりにはスキャン出力のピンが設けられる。Ｂ
ＩＳＴを用いる場合にも、このようなスキャン入力、ス
キャン出力を設け、モードを切り替える事によりエッジ
ピンからのテストも行えるようにする場合も多い、後述
する実施例ではこのような、スキャン入出力のピンの有
無は関係ないため、ここでは省略する。
構成例である。この回路では図４のフリップフロップが
連なったスキャンパスを最初のフリップフロップのｓｃ
ａｎ＿ｉｎをパタン発生器に接続し、最後のフリップフ
ロップのｓｃａｎ＿ｏｕｔを符号圧縮器に接続する。す
べてのフリップフロップのｓｃａｎ＿ｃｌｏｃｋ端子を
接続し、この接続部にｓｃａｎ＿ｃｌｏｃｋを入力す
る。実際にはスキャンの入力／出力は、ＢＩＳＴの印可
／圧縮と同時に行なわれるため、図７の構成ではＢＩＳ
Ｔクロックと初期設定モードのＡＮＤ１５４でｓｃａｎ
＿ｃｌｏｃｋ８５を作成し、エッジピンを使用しないよ
うにしている。前述のようにスキャンパスは従来より広
く用いられており、図６の回路はＢＩＳＴを用いない場
合には、パタン発生器の代わりにスキャン入力、符号圧
縮器の代わりにはスキャン出力のピンが設けられる。Ｂ
ＩＳＴを用いる場合にも、このようなスキャン入力、ス
キャン出力を設け、モードを切り替える事によりエッジ
ピンからのテストも行えるようにする場合も多い、後述
する実施例ではこのような、スキャン入出力のピンの有
無は関係ないため、ここでは省略する。
【０００８】図７の構成の回路でＢＩＳＴの実行をフロ
ーにしたものが図８である、以下、図８のフローに沿っ
て図７の動作の説明をする。まず、テスト開始にあたり
ＢＩＳＴ構成回路の初期化を行う。この図７の回路の場
合はパタン発生器１５１と符号圧縮器１５３がこれにあ
たる。ＢＩＳＴ構成回路の初期化では前述のように、初
期設定モード１４３をＢＩＳＴ初期設定モードとし、Ｂ
ＩＳＴ初期化入力とＢＩＳＴクロック入力によりパタン
発生器と符号圧縮器を全ｂｉｔ０以外の値に初期化す
る。次に内部回路の初期化１８２を行う。図７の回路の
場合スキャン入力を持たないので、パタン発生器よりパ
タンを印可する事により、スキャンパスのフリップフロ
ップを初期化する。つまり次のテストデータの印可／圧
縮１８５とまったく同じ動作を行う。図７の構成の場合
エッジピンの節約のためにスキャンパスを初期化する時
に、初期化前の不定値の値が符号圧縮器１４４に入るた
めＢＩＳＴ構成回路の再初期化１８３を行う。この動作
は１８１のＢＩＳＴ構成回路の初期化初期値が違うだけ
で同じ動作でる。実際に実行したいテストパタン数だ
け、テスト期待値取り込み１８４と、テストデータの印
可／圧縮１８５を繰り返す。このあと、最後に、符号圧
縮器に格納された圧縮符号を初期化と同様にして取り出
し１８６を行う。この圧縮符号が検査出力となる。
ーにしたものが図８である、以下、図８のフローに沿っ
て図７の動作の説明をする。まず、テスト開始にあたり
ＢＩＳＴ構成回路の初期化を行う。この図７の回路の場
合はパタン発生器１５１と符号圧縮器１５３がこれにあ
たる。ＢＩＳＴ構成回路の初期化では前述のように、初
期設定モード１４３をＢＩＳＴ初期設定モードとし、Ｂ
ＩＳＴ初期化入力とＢＩＳＴクロック入力によりパタン
発生器と符号圧縮器を全ｂｉｔ０以外の値に初期化す
る。次に内部回路の初期化１８２を行う。図７の回路の
場合スキャン入力を持たないので、パタン発生器よりパ
タンを印可する事により、スキャンパスのフリップフロ
ップを初期化する。つまり次のテストデータの印可／圧
縮１８５とまったく同じ動作を行う。図７の構成の場合
エッジピンの節約のためにスキャンパスを初期化する時
に、初期化前の不定値の値が符号圧縮器１４４に入るた
めＢＩＳＴ構成回路の再初期化１８３を行う。この動作
は１８１のＢＩＳＴ構成回路の初期化初期値が違うだけ
で同じ動作でる。実際に実行したいテストパタン数だ
け、テスト期待値取り込み１８４と、テストデータの印
可／圧縮１８５を繰り返す。このあと、最後に、符号圧
縮器に格納された圧縮符号を初期化と同様にして取り出
し１８６を行う。この圧縮符号が検査出力となる。
【０００９】
【発明が解決しようとする課題】通常のＢＩＳＴ（組込
み型自己テスト）では、被検査回路の全体を対象とする
ため、テスト動作時には、被テスト回路全体が問題なく
テストできるように設計する必要があるという問題があ
る。また、一般に組込み型自己テストに使われる符号圧
縮器では、検査期待値として不定値が入力されような場
合、検査データとして使用できないという問題がある。
さらに、故障の解析で故障部分を調べるときや、高速動
作する部分のみでテストする場合や、その他の理由で、
回路一部分のみでテストを行いたい場合にも、通常のＢ
ＩＳＴ（組込み型自己テスト）では対応できないという
問題がある。本発明の目的は、これらの問題に対し、入
力ピンの増加は無しにした上で、回路の増加も最小限に
押さえて、上記の問題を解決することにある。
み型自己テスト）では、被検査回路の全体を対象とする
ため、テスト動作時には、被テスト回路全体が問題なく
テストできるように設計する必要があるという問題があ
る。また、一般に組込み型自己テストに使われる符号圧
縮器では、検査期待値として不定値が入力されような場
合、検査データとして使用できないという問題がある。
さらに、故障の解析で故障部分を調べるときや、高速動
作する部分のみでテストする場合や、その他の理由で、
回路一部分のみでテストを行いたい場合にも、通常のＢ
ＩＳＴ（組込み型自己テスト）では対応できないという
問題がある。本発明の目的は、これらの問題に対し、入
力ピンの増加は無しにした上で、回路の増加も最小限に
押さえて、上記の問題を解決することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＬＳＩテストを行うためのスキャンパス
と、このスキャンパスにテストパタンを供給するパタン
発生器とこのスキャンパスからの応答を格納する符号圧
縮器を持つ組込み型自己テスト回路内臓ＬＳＩにおい
て、自己テスト実行時にテスト対象にしないスキャンパ
スに対するマスク情報をＬＳＩ内部のレジスタに格納
し、該マスク情報によりテスト対象外のスキャンパスの
期待値をマスクし該マスクされた期待値を符号圧縮器に
格納しない手段を有するようにしている。また、前記マ
スク情報を格納するＬＳＩ内部のレジスタを前記パタン
発生器又は前記符号圧縮器又はその両方を初期化するた
めのパスと同じパスに接続するようにしている。また、
前記スキャンパスのマスク情報を前記パタン発生器又は
前記符号圧縮器又はその両方を初期化する初期化データ
と組み合わせ、前記パタン発生器又は前記符号圧縮器又
はその両方の初期化時に、前記マスク情報を格納するＬ
ＳＩ内部のレジスタの初期化も行うようにしている。
め、本発明は、ＬＳＩテストを行うためのスキャンパス
と、このスキャンパスにテストパタンを供給するパタン
発生器とこのスキャンパスからの応答を格納する符号圧
縮器を持つ組込み型自己テスト回路内臓ＬＳＩにおい
て、自己テスト実行時にテスト対象にしないスキャンパ
スに対するマスク情報をＬＳＩ内部のレジスタに格納
し、該マスク情報によりテスト対象外のスキャンパスの
期待値をマスクし該マスクされた期待値を符号圧縮器に
格納しない手段を有するようにしている。また、前記マ
スク情報を格納するＬＳＩ内部のレジスタを前記パタン
発生器又は前記符号圧縮器又はその両方を初期化するた
めのパスと同じパスに接続するようにしている。また、
前記スキャンパスのマスク情報を前記パタン発生器又は
前記符号圧縮器又はその両方を初期化する初期化データ
と組み合わせ、前記パタン発生器又は前記符号圧縮器又
はその両方の初期化時に、前記マスク情報を格納するＬ
ＳＩ内部のレジスタの初期化も行うようにしている。
【００１１】
【発明の実施の形態】図１は本発明の基本構成例を示す
図であり、図７に示したＢＩＳＴ（組み込み型自己テス
ト）のパタン発生器と符号圧縮器の間にマスクレジスタ
を接続配置し、スキャンパスの出力を入力とし、出力を
符号圧縮器に接続するマスクゲートを配置し、マスクレ
ジスタの出力をマスクゲートの他方の入力とすることに
より、符号圧縮器に出力される信号を制御するものであ
る。
図であり、図７に示したＢＩＳＴ（組み込み型自己テス
ト）のパタン発生器と符号圧縮器の間にマスクレジスタ
を接続配置し、スキャンパスの出力を入力とし、出力を
符号圧縮器に接続するマスクゲートを配置し、マスクレ
ジスタの出力をマスクゲートの他方の入力とすることに
より、符号圧縮器に出力される信号を制御するものであ
る。
【００１２】図１０は、本発明の実施例の構成例を示
し、図１の基本構成をさらに詳細に示したものである。
本発明で追加された回路はマスクレジスタ２１２とマス
クゲート２１５，２１７，２１９，２２１のみである。
まず、２１２のマスクレジスタの構成を図９に示す。図
９のマスクレジスタは初期設定モード９２とＢＩＳＴ初
期化パス９１（このパスにはＢＩＳＴ初期化入力が伝播
される）とＢＩＳＴクロック９３の３つの入力と、ＢＩ
ＳＴ初期化パス９４とマスク情報の出力９５が４本の５
つの出力を持つ回路となっている。この回路は図１０の
パタン発生器２１１、符号圧縮器２１３と同様に、ＢＩ
ＳＴの初期化パスに接続された形で存在し、パタン発生
器２１１、符号圧縮器２１３の初期化と同時に初期化す
る。初期設定時には初期設定モード９２を‘０’に制御
する。これにより、１０１のＮＯＴは‘１’になり、Ｂ
ＩＳＴクロック９３が１０２ＡＮＤを通して１０３．１
０４．１０５，１０６の各フリップフロップに入力され
る。このため、初期設定にはＢＩＳＴ初期化パス９１、
９４を入力、出力とした、１０３．１０４．１０５，１
０６の４フリップフロップのシフトレジスタとして動作
する。パタンの印可圧縮時には初期設定―モード９２は
‘１’となり、１０２のＡＮＤの出力は常に‘０’とな
るため１０３．１０４．１０５，１０６のフリップフロ
ップにはクロックが入らないため値は保持されつづけ
る。つまり、初期化後テスト実行中はこれらのＦＦの値
は変化しない。
し、図１の基本構成をさらに詳細に示したものである。
本発明で追加された回路はマスクレジスタ２１２とマス
クゲート２１５，２１７，２１９，２２１のみである。
まず、２１２のマスクレジスタの構成を図９に示す。図
９のマスクレジスタは初期設定モード９２とＢＩＳＴ初
期化パス９１（このパスにはＢＩＳＴ初期化入力が伝播
される）とＢＩＳＴクロック９３の３つの入力と、ＢＩ
ＳＴ初期化パス９４とマスク情報の出力９５が４本の５
つの出力を持つ回路となっている。この回路は図１０の
パタン発生器２１１、符号圧縮器２１３と同様に、ＢＩ
ＳＴの初期化パスに接続された形で存在し、パタン発生
器２１１、符号圧縮器２１３の初期化と同時に初期化す
る。初期設定時には初期設定モード９２を‘０’に制御
する。これにより、１０１のＮＯＴは‘１’になり、Ｂ
ＩＳＴクロック９３が１０２ＡＮＤを通して１０３．１
０４．１０５，１０６の各フリップフロップに入力され
る。このため、初期設定にはＢＩＳＴ初期化パス９１、
９４を入力、出力とした、１０３．１０４．１０５，１
０６の４フリップフロップのシフトレジスタとして動作
する。パタンの印可圧縮時には初期設定―モード９２は
‘１’となり、１０２のＡＮＤの出力は常に‘０’とな
るため１０３．１０４．１０５，１０６のフリップフロ
ップにはクロックが入らないため値は保持されつづけ
る。つまり、初期化後テスト実行中はこれらのＦＦの値
は変化しない。
【００１３】次にこのマスクレジスタ２１２の出力９５
はマスクゲート２１５，２１７，２１９，２２１に接続
されており、マスクゲート２１５，２１７，２１９，２
２１を制御する。このマスクゲートは、スキャンパスと
符号圧縮器の間に入っているＯＲゲートであり、マスク
レジスタの値が‘１’の場合、スキャンパス２１４，２
１６，２１８，２２０の値によらず、２１５，２１７，
２１９，２２１の出力は‘１’に固定され符号圧縮器に
スキャンパスからの期待値は入らない。
はマスクゲート２１５，２１７，２１９，２２１に接続
されており、マスクゲート２１５，２１７，２１９，２
２１を制御する。このマスクゲートは、スキャンパスと
符号圧縮器の間に入っているＯＲゲートであり、マスク
レジスタの値が‘１’の場合、スキャンパス２１４，２
１６，２１８，２２０の値によらず、２１５，２１７，
２１９，２２１の出力は‘１’に固定され符号圧縮器に
スキャンパスからの期待値は入らない。
【００１４】次に、マスクレジスタ２１２とマスクゲー
ト２１５，２１７，２１９，２２１によりどのようなテ
ストが可能か説明する。まず、マスクレジスタ２１２の
値を００００にすることにより従来の技術と全く同じＢ
ＩＳＴの実行が可能である。図１０の構成の場合でもＢ
ＩＳＴの実行フローは従来の技術と同様に図８のフロー
で実行できる。この時、図８の１８１および１８３の初
期設定時にのみ、マスクレジスタの初期化データを追加
してやる必要がある。図２、図３のように４ビットのＬ
ＦＳＲ、ＭＩＳＲで１８１でのＬＦＳＲの初期化を１１
１１、ＭＩＳＲの初期化を１１１１、１８３のＬＦＳＲ
の初期化を１１１０、ＭＩＳＲの初期化を１１１１とす
れば、図７の従来例では、１８１では、１１１１１１１
１の８ビット初期化し、１８３も同様に、１１１１１１
１０の８ビット初期化となる。これに対し、本発明で
は、図１０で全体でテストする場合、１８１では１１１
１００００１１１１、１８３では１１１１００００１１
１０のそれぞれ１２ビットとなり、初期化データは増加
する。ただし、ＢＩＳＴでは強力なデータの圧縮により
既にテストデータは小さくなっており、また、マスクレ
ジスタは最大でもスキャンパス数で良いため、データ量
の増加としてはあまり問題にならない。また、図１１の
ように同一マスクで良いスキャンパスに付いては、マス
クゲートの共有化も可能である。図１１の場合には、マ
スクレジスタ２４２は２ビットのレジスタになる。
ト２１５，２１７，２１９，２２１によりどのようなテ
ストが可能か説明する。まず、マスクレジスタ２１２の
値を００００にすることにより従来の技術と全く同じＢ
ＩＳＴの実行が可能である。図１０の構成の場合でもＢ
ＩＳＴの実行フローは従来の技術と同様に図８のフロー
で実行できる。この時、図８の１８１および１８３の初
期設定時にのみ、マスクレジスタの初期化データを追加
してやる必要がある。図２、図３のように４ビットのＬ
ＦＳＲ、ＭＩＳＲで１８１でのＬＦＳＲの初期化を１１
１１、ＭＩＳＲの初期化を１１１１、１８３のＬＦＳＲ
の初期化を１１１０、ＭＩＳＲの初期化を１１１１とす
れば、図７の従来例では、１８１では、１１１１１１１
１の８ビット初期化し、１８３も同様に、１１１１１１
１０の８ビット初期化となる。これに対し、本発明で
は、図１０で全体でテストする場合、１８１では１１１
１００００１１１１、１８３では１１１１００００１１
１０のそれぞれ１２ビットとなり、初期化データは増加
する。ただし、ＢＩＳＴでは強力なデータの圧縮により
既にテストデータは小さくなっており、また、マスクレ
ジスタは最大でもスキャンパス数で良いため、データ量
の増加としてはあまり問題にならない。また、図１１の
ように同一マスクで良いスキャンパスに付いては、マス
クゲートの共有化も可能である。図１１の場合には、マ
スクレジスタ２４２は２ビットのレジスタになる。
【００１５】次に２２１のマスクゲートのみマスクする
場合、マスクレジスタ２１２初期化時に１０００で初期
化し２２１のみ‘１’固定とする。これにより、スキャ
ンパス２２０の期待値は符号圧縮器に入って行かず、検
査対象外となる、当然この時のスキャンパス２２０への
不定値伝播等も問題とはならずにテスト可能となる。ま
た、マスクレジスタ２１２を初期化時に０１１１で初期
化し、マスクゲート２１５、２１７，２１９の３つを
‘１’に固定することにより、スキャンパス２２０のみ
のテストも可能となる。このようにすることにより、故
障の応答が発生したフリップフロップを含むスキャンパ
スが特定された場合、この特定されたスキャンパスのみ
のテストを可能にすることができ、故障の解析を容易に
することができる。このように、柔軟性を持ったＢＩＳ
Ｔの実行により、同時にテストできない回路部分を含む
ＬＳＩを１つのＢＩＳＴ回路でテストしたり、また、ス
キャンパス単位にＢＩＳＴを実行する事による故障解析
の精度向上が可能である。上記実施例によれば、スキャ
ンパスを分けての組込み型自己テストを行う事が可能と
なる。この時、利用するピン等は増やす必要はなく、ス
キャンパスを分けるためのマスク情報もパタン発生器や
符号圧縮器の初期化と統一して扱える。また、このスキ
ャンパスを分けてテストする方法は、複数のクロック種
を持つＬＳＩや特殊な条件を持つフリップフロップを別
スキャンパスとして扱う事によりテストの柔軟性を高め
る事が可能である。
場合、マスクレジスタ２１２初期化時に１０００で初期
化し２２１のみ‘１’固定とする。これにより、スキャ
ンパス２２０の期待値は符号圧縮器に入って行かず、検
査対象外となる、当然この時のスキャンパス２２０への
不定値伝播等も問題とはならずにテスト可能となる。ま
た、マスクレジスタ２１２を初期化時に０１１１で初期
化し、マスクゲート２１５、２１７，２１９の３つを
‘１’に固定することにより、スキャンパス２２０のみ
のテストも可能となる。このようにすることにより、故
障の応答が発生したフリップフロップを含むスキャンパ
スが特定された場合、この特定されたスキャンパスのみ
のテストを可能にすることができ、故障の解析を容易に
することができる。このように、柔軟性を持ったＢＩＳ
Ｔの実行により、同時にテストできない回路部分を含む
ＬＳＩを１つのＢＩＳＴ回路でテストしたり、また、ス
キャンパス単位にＢＩＳＴを実行する事による故障解析
の精度向上が可能である。上記実施例によれば、スキャ
ンパスを分けての組込み型自己テストを行う事が可能と
なる。この時、利用するピン等は増やす必要はなく、ス
キャンパスを分けるためのマスク情報もパタン発生器や
符号圧縮器の初期化と統一して扱える。また、このスキ
ャンパスを分けてテストする方法は、複数のクロック種
を持つＬＳＩや特殊な条件を持つフリップフロップを別
スキャンパスとして扱う事によりテストの柔軟性を高め
る事が可能である。
【００１６】
【発明の効果】本発明によれば、利用するピン等は増や
すことなく、スキャンパスを分けての組込み型自己テス
トを行う事が可能となる。
すことなく、スキャンパスを分けての組込み型自己テス
トを行う事が可能となる。
【図１】本発明の基本構成を示す図である。
【図２】パタン発生器の例（ＬＦＳＲ）を示す図であ
る。
る。
【図３】符号圧縮器の例（ＭＩＳＲ）を示す図である。
【図４】スキャンパスに利用するフリップフロップの例
を示す図である。
を示す図である。
【図５】スキャンパスに利用するフリップフロップの真
理値表を示す図である。
理値表を示す図である。
【図６】スキャンパスの構成例を示す図である。
【図７】従来のＢＩＳＴ回路を示す図である。
【図８】ＢＩＳＴ実行フローを示す図である。
【図９】マスクレジスタの構成例を示す図である。
【図１０】本発明の実施例の構成を示す図である。
【図１１】複数のマスクゲートの入力にマスクレジスタ
の出力を兼用した場合の構成を示す図である。
の出力を兼用した場合の構成を示す図である。
２１１、２４１ パタン発生器 ２１２、２４２ マスクレジスタ ２１３、２４３ 符号圧縮器 ２１４、２１６、２１８、２２０、２４４ スキャンパ
ス ２１５、２１７、２１９、２２１、２４５〜２４８ マ
スクゲート
ス ２１５、２１７、２１９、２２１、２４５〜２４８ マ
スクゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 健治 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内 Ｆターム(参考） 2G032 AA01 AC04 AC10 AK14 AK16 AK19 AL05 5F038 BE01 DT06 DT07 DT08 DT15 EZ20 9A001 BB05 EE04 KK37 KK54 LL06
Claims (3)
- 【請求項１】 ＬＳＩテストを行うためのスキャンパス
と、このスキャンパスにテストパタンを供給するパタン
発生器とこのスキャンパスからの応答を格納する符号圧
縮器を持つ組込み型自己テスト回路内臓ＬＳＩにおい
て、 自己テスト実行時にテスト対象にしないスキャンパスに
対するマスク情報をＬＳＩ内部のレジスタに格納し、該
マスク情報によりテスト対象外のスキャンパスの期待値
をマスクし該マスクされた期待値を符号圧縮器に格納し
ない手段を有することを特徴とする組込み型自己テスト
回路内臓ＬＳＩ。 - 【請求項２】 請求項１記載の組込み型自己テスト回路
内臓ＬＳＩにおいて、 前記マスク情報を格納するＬＳＩ内部のレジスタを前記
パタン発生器又は前記符号圧縮器又はその両方を初期化
するためのパスと同じパスに接続することを特徴とする
組込み型自己テスト回路内臓ＬＳＩ。 - 【請求項３】 請求項２記載の組込み型自己テスト回路
内臓ＬＳＩにおいて、 前記スキャンパスのマスク情報を前記パタン発生器又は
前記符号圧縮器又はその両方を初期化する初期化データ
と組み合わせ、前記パタン発生器又は前記符号圧縮器又
はその両方の初期化時に、前記マスク情報を格納するＬ
ＳＩ内部のレジスタの初期化も行うことを特徴とする組
込み型自己テスト回路内臓ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058514A JP2001249164A (ja) | 2000-03-03 | 2000-03-03 | 組み込み型自己テスト回路内臓ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058514A JP2001249164A (ja) | 2000-03-03 | 2000-03-03 | 組み込み型自己テスト回路内臓ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001249164A true JP2001249164A (ja) | 2001-09-14 |
Family
ID=18579097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000058514A Pending JP2001249164A (ja) | 2000-03-03 | 2000-03-03 | 組み込み型自己テスト回路内臓ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001249164A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289908A (ja) * | 2000-03-09 | 2001-10-19 | Texas Instr Inc <Ti> | 低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成 |
| JP2006275669A (ja) * | 2005-03-29 | 2006-10-12 | Kawasaki Microelectronics Kk | 半導体集積回路 |
| JP2006308302A (ja) * | 2005-04-26 | 2006-11-09 | Nec Electronics Corp | マスク回路及びマスク制御回路並びにマスク方法 |
| US8250420B2 (en) | 2007-04-05 | 2012-08-21 | Nxp B.V. | Testable integrated circuit and test data generation method |
-
2000
- 2000-03-03 JP JP2000058514A patent/JP2001249164A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289908A (ja) * | 2000-03-09 | 2001-10-19 | Texas Instr Inc <Ti> | 低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成 |
| JP2006275669A (ja) * | 2005-03-29 | 2006-10-12 | Kawasaki Microelectronics Kk | 半導体集積回路 |
| JP4666468B2 (ja) * | 2005-03-29 | 2011-04-06 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP2006308302A (ja) * | 2005-04-26 | 2006-11-09 | Nec Electronics Corp | マスク回路及びマスク制御回路並びにマスク方法 |
| US8250420B2 (en) | 2007-04-05 | 2012-08-21 | Nxp B.V. | Testable integrated circuit and test data generation method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040317 |