JP4283369B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シフトスキャン方式で設計されたテスト回路を有する半導体集積回路及び記憶媒体に関する。
【0002】
【従来の技術】
半導体集積回路のテストを容易にする技術として、全てのフリップフロップ(以下、FFと略す)に値を設定及び読み出しを可能とする回路を付加するスキャン方式がある。スキャン方式により、内部状態をもつためにテストパターン生成の難しい順序回路を、内部状態をもたない組合せ回路として扱うことができる。スキャン方式は、シフトレジスタを用いてチェーン状に接続されたFFに次々と値を設定,読み出しをするシフトスキャン方式と、各FFに固有のアドレスを決めておき、このアドレスにより選択されたFFに値を設定,読み出しするアドレススキャン方式に大別される。一般に、シフトスキャン方式の方が単純な回路で設計可能であるが、アドレススキャン方式では、必要なFFの値のみ設定,読み出しが可能である。
【0003】
シフトスキャン方式では、チェーン状に接続されたFF群(以下、スキャンチェーンと呼ぶ)の一部のFFのみ値を設定,読み出しする場合でも、シフトレジスタとして動作するためスキャンチェーンに含まれる全FFの値を設定,読み出しする場合と同じになる。このため、シフトスキャン方式では、テストに必要なデータ量(テストデータ量)が大きい、テストに要する時間(テスト時間)がかかるといった問題があった。これに対する改良策として、特開平9−5403 号の「半導体集積回路」がある。これは、スキャンチェーンに含まれるFFを複数の群に分割し、夫々の群を選択的にバイパスするために分割した場所にバイパス用セレクタ回路を挿入し、バイパスされた群に属するFFを作動させないように制御する回路を挿入する。これにより、FFに不必要な値を設定する必要が減るため、テストデータ量やテスト時間を削減できる。
【0004】
【発明が解決しようとする課題】
一般に、シフトスキャン方式では、上記に述べたように、テストデータ量が大きい、テストに要する時間がかかるといった問題がある。これを回避する案である、特開平9−5403 号の「半導体集積回路」では、バイパスするための信号線や制御回路による回路面積のオーバーヘッドが大きいという問題がある。
【0005】
本発明の目的は上記問題点に鑑み、シフトスキャン方式におけるテストデータ量やテスト時間を削減し、回路面積のオーバーヘッドを抑えた半導体集積回路を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するために本発明は、シフトスキャン方式で設計された半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ回路と、各前記フリップフロップ回路を接続するスキャンチェーンからなる少なくとも2つの部分回路を有し、前記少なくとも2つの部分回路は、1つの入力端子にて結線されている構成とする。
【0007】
このように2つ以上の部分回路への入力のための入力端子を共用することにより、端子数が削減でき、また、入力するテストデータ量が削減できるので、回路面積のオーバーヘッドを抑えた半導体集積回路を提供できる。
【0008】
【発明の実施の形態】
図1に、本発明の一実施例に係わる半導体集積回路の構成を示す。本半導体集積回路101は、被検査回路102と、スキャンデータ入力端子151,152と、スキャンデータ出力端子161,162と、結線変更回路103と、符号圧縮回路104とから構成される。被検査回路102は、複数のスキャンチェーン110,120,130,140をもち、それぞれ、スキャン機能付FF111〜113,121〜123,131〜133,141〜143がスキャンデータの入力,出力が可能なように接続されている。なお、被検査回路102は組合せ回路的に独立した部分回路171,172をもち、スキャンチェーン110,120は部分回路171に、スキャンチェーン130,140は部分回路172に属する。結線変更回路103は、スキャンデータ入力端子151が分岐点153でスキャンチェーン110と130に分岐し、スキャンデータ入力端子152が分岐点154でスキャンチェーン120と140に分岐する。符号圧縮回路104は、スキャンチェーン110と130の排他的論理和を排他的論理和回路163にてとりスキャンデータ出力端子161に出力し、スキャンチェーン120と140の排他的論理和を排他的論理和回路164にてとりスキャンデータ出力端子162に出力する。
【0009】
尚、スキャンチェーン110は、スキャン機能付きFF群111〜113、及びそれらのスキャンアウトピン(SO)とスキャンインピン(SI)を接続する信号線、及びスキャン入力端子151と、最初のスキャン機能付きFF111に接続する信号線、及びスキャン出力端子161と、最後のスキャン機能付きFF113から接続する信号線から構成される部分回路をいいます。このスキャンチェーンは、スキャン機能付きFF群に入力するクロックを制御する(図2のスキャン機能付きFFの例では、図5の時刻1,2のように、システムクロックを0に固定してマスタークロックとスレーブクロックに交互に1を与える)ことにより、シフトレジスタとして動作します。スキャンチェーン120,130,140も同様です。
【0010】
ここで、スキャン機能付FFの一構成例とその動作について、図2を用いて説明する。
【0011】
スキャン機能付FF201は、マスターFF202とスレーブFF203の2つのFFから構成される。マスターFF202は、スキャンインピン(SI)211,データ入力ピン(D)212,システムクロックピン(CK)213,マスタークロックピン(MC)214を入力とし、状態をスレーブFF203への信号線216に出力する。状態の値は、CK=1,MC=0のときDの値、CK=0,MC=1のときSIの値、CK=0,MC=0のとき前の状態の値、CK=1,MC=1のとき不定とする。スレーブFF203は、マスターFF202への信号線216,スレーブクロックピン(SC)215を入力とし、状態をスキャンアウトピン(SO)217とFF出力ピン(Q)218に出力する。状態の値は、SC=1のとき信号線216の値、SC=0のとき前の状態の値とする。なお、図1におけるスキャン機能付FF111〜113,121〜123,131〜133,141〜143の夫々はスキャン機能付FF201と同じであり、クロック関連ピン(CK,MC,SC)は省略している。
【0012】
スキャン機能付FF201の動作について説明する。通常動作時には、MC=0,SC=1に固定することにより、システムクロックピン(CK)213,データ入力ピン(D)212のFFとして動作する。テスト時には、シフトレジスタの1つのFFとして動作するために、マスタークロック(MC)入力によりスキャンデータ入力端子の値をマスターFF202へ取り込み、スレーブクロック(SC)入力によりマスターFF202の状態をスレーブFF203へ値を取り込む。そしてその値をスキャンアウトピン(SO)217及びFF出力ピン(Q)218に出力する。また、組合せ回路による応答パターンの取り込みでは、システムクロックピン(CK)213入力によりデータ入力ピン(D)212の値をマスターFF202へ取り込み、スレーブクロックピン(SC)215入力によりマスターFF202の状態をスレーブFF203へ値を取り込む。
【0013】
図1の実施例における、テスト時の動作の概略を説明する。まず、テストパターン設定のために、スキャンデータ入力端子151,152への信号印加,マスタークロックピン(MC)214入力,スレーブクロックピン(SC)215入力の処理をスキャンチェーンの長さ分繰り返す。この結果、スキャンデータ入力端子151から入力された信号列が、結線変更回路103により複数のスキャンチェーンに分配され、スキャンチェーン110に含まれるスキャン機能付FF111〜113とスキャンチェーン130に含まれるスキャン機能付FF131〜133に設定される。スキャンチェーン110,130で対応するスキャン機能付FF(例えば111と131)には同じ値が設定される。スキャンデータ入力端子152から入力された信号列についても同様に、スキャンチェーン120に含まれるスキャン機能付FF121〜123とスキャンチェーン140に含まれるスキャン機能付FF141〜143に設定される。テストパターンを全スキャン機能付FFに設定した後、システムクロックピン(CK)213とスレーブクロックピン(SC)215入力を入力して、組合せ回路で計算された応答パターンの値を各スキャン機能付FFデータ入力ピン(D)212から取り込む。以降は、マスタークロックピン(MC)214入力,スレーブクロックピン(SC)215入力の処理をスキャンチェーンの長さ分繰り返し、応答パターンを符号圧縮回路104により複数のスキャンチェーンの値を圧縮した後、順次スキャンデータ出力端子161,162に出力する。スキャンチェーン110,130は排他的論理和ゲート163を通るため、スキャンデータ出力端子161には対応するスキャン機能付FF(例えば111と131)で取り込まれた値の排他的論理和が出力される。以上の処理をテストパターンの数ほど繰り返す。
【0014】
テスト時の動作の具体的な例を図4(1),図5を用いて説明する。
【0015】
図4(1)は、図1の実施例において、スキャンチェーン数を4、スキャンチェーンの長さを2とした例で、組合せ回路部分450がわかるように図を変更している。被検査回路102は、4本のスキャンチェーン410,420,430,440をもち、それぞれ、2つのスキャン機能付FF411と412,421と422,431と432,441と442をもつ。450は被検査回路102の組合せ回路部分で、その出力である信号線413,414,423,424,433,434,443,444はそれぞれ、スキャン機能付FF411,412,421,422,431,432,441,442のデータ入力ピン(D)212に接続するとする。結線変更回路103は、スキャンデータ入力端子151からの信号線がスキャンチェーン410と430に分岐し、スキャンデータ入力端子152からの信号線がスキャンチェーン420と440に分岐する。そのため、同じスキャンデータ入力端子から入力されるスキャンチェーンで対応するスキャン機能付FF、すなわち、411と431,412と432,421と441,422と442に同じ値を設定する。符号圧縮回路104は、スキャンチェーン410と430の排他的論理和をとりスキャンデータ出力端子161に出力し、スキャンチェーン420と440の排他的論理和をとりスキャンデータ出力端子161に出力する。なお、スキャンチェーン410,420の含まれる部分回路と、スキャンチェーン430,440の含まれる部分回路は独立に動作するとする。
【0016】
図5は、図4(1)の回路における、テスト時のタイムチャートの例である。テストパターンとして、スキャン機能付FFの組(411,412,421,422,431,432,441,442)に対し、(a11,a12,b11,b12,X,X,X,X)と(X,X,X,X,a21,a22,b21,b22)の2つのパターンを与えるとする。なお、a11,a12,b11,b12,a21,a22,b21,b22は0または1のいずれかの論理値、Xは不定値(0でも1でもよい)を表す。第1のパターンはスキャンチェーン410,420の含まれる部分回路内の仮定故障に対するものであり、第2のパターンはスキャンチェーン430,440の含まれる部分回路内の仮定故障に対するものである。図5の中で、1行目は時刻を表し、CK,MC,SCは、それぞれ、図2で示したスキャン機能付FFのシステムクロックピン213,マスタークロックピン214,スレーブクロックピン215への入力信号の波形である。1列目の項目で151,152はスキャンデータ入力端子へ印加する値、411,412,421,422,431,432,441,442は、スキャン機能付FFの出力値(図2のQ及びSO)、161,162はスキャンデータ出力端子の出力値である。まず、1〜3時刻目で第1のテストパターンをスキャン機能付FFに設定する。スキャンデータ入力端子151へ信号値a12,a11スキャンデータ入力端子152へ信号値b12,b11を印加し、マスタークロック(MC)入力,スレーブクロック(SC)入力の処理を2回繰り返す。この結果、信号値a12,a11がスキャンチェーン410及び430をシフトし、スキャン機能付FF412と432に信号値a12が設定され、スキャン機能付FF411と431に信号値a11が設定される。また、信号値b12,b11がスキャンチェーン420及び440をシフトし、スキャン機能付FF422と442に信号値b12が設定され、スキャン機能付FF421と441に信号値b11が設定される。テストパターンを全スキャン機能付FFに設定した後、システムクロック(CK)及びスレーブクロック(SC)を入力して、組合せ回路で計算された応答パターンの信号値(p11,p12,q11,q12,r11,r12,s11,s12とする)を各スキャン機能付FFデータ入力ピン(D)から取り込む。4,5時刻目が第1の応答パターン取り出しで、マスタークロック(MC)入力,スレーブクロック(SC)入力により、応答パターンをシフトする。符号圧縮回路104によりp12とr12,q12とs12,p11とr11,q11とs11の排他的論理和を計算した後、スキャンデータ出力端子161,162に出力する。第2のパターンについても同様で、4〜6時刻目がパターン設定(第1の応答パターン取り出しと重なっている)、7,8時刻目が応答パターン取り出しである。
【0017】
上記の実施例における、テストパターン生成処理の一方法を図6を用いて説明する。図1のように、被検査回路102は組合せ回路的に独立な部分回路に分割可能で、各部分回路にIDとして1からの通し番号を与えておく。まず、ステップ601で、部分回路のIDであるnを1に初期化する。ステップ602で、部分回路n内の未検出の仮定故障に対しするテストパターンを生成する。ステップ603で部分回路のIDであるnを1増加させる。ステップ604で、部分回路nに対して、既に生成しているパターンの故障シミュレーションを行う。ステップ605で、nが部分回路数でなかったら、ステップ602に戻って、部分回路n内の未検出の仮定故障に対しテストパターン生成を行う。
【0018】
なお、図1,図4(1)のように、組合せ回路的に独立な部分回路間でスキャンチェーンを共用する場合は、それを共用しない場合に比べて、単一縮退故障モデルにおける故障検出率の低下はない。理由は信号を設定する能力,信号を観測する能力が変わらないためである。前者について、1つの仮定故障に対するテストパターンはそれの属する部分回路内のスキャン機能付FFのみを設定すればよく、スキャンデータ入力端子151,152により可能である。後者について、例えばスキャン機能付FF111と131の応答パターンの値が圧縮される訳だが、故障は組合せ回路的に独立な部分回路171と172のいずれか一方にしか存在しないと仮定しているため、スキャン機能付FF111と131の両方に故障信号が伝わって排他的論理和ゲート163により故障信号が消失するということは生じない。
【0019】
この実施例では、スキャンチェーンのスキャンデータ入力端子を共用しているため、1つのテストパターンについて、全スキャン機能付FFの値設定に必要なスキャンデータ入力端子より入力する値の総数(テストデータ量と呼ぶ)は、全スキャン機能付FFの数より削減できる。特定の仮定故障の集合を検出するテストパターンの集合に対するテストデータ量に関しても、本実施例はスキャンチェーンを共用しない従来のシフトスキャン方式と比べて、多くの場合削減できる。理由は、本実施例によるテストデータ量の上限は、従来シフトスキャン方式で1つのテストパターンに独立な部分回路毎に故障を検出するテストパターンを埋め込んだ場合(この場合テストパターン長は従来シフトスキャン方式の方が小さい)であるためで、本実施例は部分回路毎に故障を検出するテストパターン同士で共通なものがあれば、さらにテストデータ量を削減できる。
【0020】
さらに、スキャンデータ入出力に必要な端子数とテスト時間に関して述べる。従来シフトスキャン方式と比べてスキャンチェーンの長さを同じにすると、テスト時間は変わらないが、本実施例のようにスキャンチェーンの入出力を共用することでスキャンデータ入出力に必要な端子数を削減できる。本実施例で、従来シフトスキャン方式とスキャンデータ入出力に必要な端子数を同じにすると、スキャンチェーンの長さを削減できるため、テスト時間を削減できる。これは、1つのテストパターンあたりのマスタークロック入力とスレーブクロック入力の繰り返し数を減らし、スキャンデータ入出力に要する時間を削減できるためである。
このように、本実施例によれば、シフトスキャン方式において、組合せ回路的に独立な部分回路に含まれるスキャンチェーン間でスキャンデータ入出力端子を共用することにより、故障検出率を落とさずにテストデータ量を削減できる。また、その端子数の削減、あるいはテスト時間の短縮という効果がある。
【0021】
なお、本実施例で、スキャンデータ入出力端子を共用する条件である、組合せ回路的に独立な部分回路内のスキャンチェーンという条件をはずしても、テストデータ量の削減、また、スキャンデータ入出力端子数の削減あるいはテスト時間の短縮という効果は得られる。ただし、故障検出率低下の可能性があることを覚悟しなければならない。この故障検出率低下の問題を回避あるいは緩和する方法を述べる。
【0022】
例えば、図3(1)のように、結線変更回路103を改良する方法である。スキャンデータ入力端子に接続する311,312を信号線314〜317に結線する回路で、Phase信号313の値によって、結線方法を変える。Phase=0のとき、セレクタ321は信号線312の値を信号線315に出力し、セレクタ322は信号線311の値を信号線316に出力するため、信号線311が信号線314,316に結線され信号線312が信号線315,317に結線される。Phase=1のとき、セレクタ321は信号線311の値を信号線315に出力し、セレクタ322は信号線312の値を信号線316に出力するため、信号線311が信号線314,315に結線され信号線312が信号線316,317に結線される。この結果、全スキャン機能付FFに設定できる値の組合せを図1の結線変更回路103に比べて2倍にでき、テストパターンにおける同じ値しか設定できないスキャン機能付FF間の条件を緩和できる。
【0023】
また、符号圧縮回路104については、図3(2)に示すような線形フィードバックシフトレジスタを用いることで、スキャンチェーン間の依存関係により故障信号が消失する問題を回避できる。FF336〜339はシフトレジスタとして動作し、信号線351,352はフィードバックループを作る。スキャンチェーから入力される値は、信号線331〜335を通り排他的論理和ゲート341〜346に入力し、線形フィードバックシフトレジスタにより圧縮される。信号線347は線形フィードバックシフトレジスタの初期化のために用意され、信号線346は線形フィードバックシフトレジスタのパターンを取り出すために用いる。詳しい動作は、IEEE Design and Test of Computers(1993年3月79頁〜81頁)などに記載されている。
【0024】
次に、スキャンデータ入出力端子を共用する条件を、組合せ回路的に独立な部分回路内のスキャンチェーンという条件から、組合せ回路的に信号を伝播できる領域を用いた条件に緩めても、故障検出率を低下させない例を示す。
【0025】
図4(2)(3)は、図4(1)における半導体集積回路の組合せ回路部分450について、スキャン機能付FFから信号が伝播する領域を示した図である。図4(2)は、同一のスキャンチェーン毎に、スキャン機能付FF411,412,421,422,431,432,441,442のFF出力ピン(Q)から信号が組合せ回路的に伝播する領域を示している。すなわち、スキャン機能付FF411,412は領域451,452を伝播し、信号線413,414,423のいずれかに到達する。同様に、スキャン機能付FF421,422は領域452,453,454を伝播し、スキャン機能付FF431,432は領域454,455,456を伝播し、スキャン機能付FF441,442は領域456,457を伝播する。したがって、スキャンチェーン410と430は、組合せ回路的に信号を伝播できる領域(ハッチ部分)がお互いに交わらないので、スキャン機能付FFに信号を設定する能力はかわらない。同様にスキャンチェーン420と440についてもスキャン機能付FFに信号を設定する能力はかわらない。
【0026】
一方、図4(3)は、同一のスキャンチェーン毎に、信号線413,414,423,424,433,434,443,444のデータ入力ピン(D)へ信号が組合せ回路的に伝播する領域を示している。すなわち、スキャン機能付FF411,412は領域461,462を伝播し、信号線413,414,423のいずれかに到達する。同様に、スキャン機能付FF421,422は領域462,463,464を伝播し、スキャン機能付FF431,432は領域464,465,466を伝播し、スキャン機能付FF441,442は466,467を伝播する。したがって、スキャンチェーン410と430は、組合せ回路的に信号を伝播できる領域(ハッチ部分)がお互いに交わらないので、スキャン機能付FFで信号を観測する能力はかわらない。同様にスキャンチェーン420と440についてもスキャン機能付FFで信号を観測する能力はかわらない。
【0027】
このように、本実施例によれば、シフトスキャン方式において、組合せ回路的に信号を伝播できる領域が互いに交わらないスキャンチェーン間でスキャンデータ入出力端子を共用することにより、故障検出率を落とさずにテストデータ量を削減できる。また、その端子数の削減、あるいはテスト時間の短縮という効果がある。
【0028】
最後の実施例では、BIST(組込み自己テスト)方式を用いた半導体集積回路に対して、パターン発生器721から被検査回路102へ信号線を共用し、被検査回路102からパターン圧縮器741への信号線を共用したもので図7に示す。
【0029】
被検査回路102,結線変更回路103,符号圧縮回路104は図1と同様である。セレクタ701によって、パターン印加モードとBISTモードを分ける。パターン印加モードのとき、スキャンデータ入力端子711,712から印加された信号は、信号線715,716に伝播し、結線変更回路103にて分岐後スキャンチェーンに設定され、出力されたデータは、それぞれ符号圧縮回路104にて排他的論理和されてスキャンデータ出力端子733,734から出力される。一方、BISTモードのとき、パターン発生器721により発生された信号713,714は、信号線715,716に伝播し、結線変更回路103にて分岐後スキャンチェーンに設定され、排他的論理和ゲート735,736でパターン圧縮器741により圧縮され、パターン圧縮後出力される。尚、パターン発生器は、予め発生させるパターンを設定しておいてもいいし、ランダム的にパターンを発生させても良い。また、テストされる被試験体である論理回路のテストは、そのパターン発生器721から発生させるパターンと、被検査回路102から出力されたパターンとを比較して、その論理回路が故障しているかどうか等の検査を行う。
【0030】
このように、本実施例によれば、BISTを用いたシフトスキャン方式において、組合せ回路的に独立な部分回路に含まれるスキャンチェーン間でスキャンデータ入出力を共用することにより、パターン発生器やパターン圧縮器を共用することになり、ゲート数や配線の物量を削減できるという効果がある。
【0031】
更に、上記各実施例は、回路的なハード構成の半導体集積回路について述べましたが、本発明は、これらの機能を有するソフトウェアでも適応できるものである。
【0032】
上記ソフトウェアの本実施例としては、CD−POM等の記憶媒体に実施例の機能を有する回路情報プログラムを記憶することで、このソフトウェアの製作企業外の方々や、ユーザ自身が集積回路、またはその中の論理回路等の試験を容易に実行できる効果がある。
【0033】
【発明の効果】
本発明によれば、シフトスキャン方式におけるテストデータ量やテスト時間を削減し、回路面積のオーバーヘッドを抑えた半導体集積回路を提供できる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の一実施例を示す図である。
【図2】本発明のスキャン機能付FF回路の一例を示す図である。
【図3】本発明の結線変更回路(1)及び符号圧縮回路(2)の一実施例を示す図である。
【図4】本発明のスキャンチェーンの信号伝播領域を説明する図である。
【図5】本発明に係る半導体集積回路のタイミングチャートを示す図である。
【図6】本発明に係るテストパターン生成のフローチャートを示す図である。
【図7】本発明に係る半導体集積回路のBIST回路の一実施例を示す図である。
【符号の説明】
101…半導体集積回路、102…被検査回路、103…結線変更回路、104…符号圧縮回路、110,120,130,140,410,420,430,440…スキャンチェーン、111〜113,121〜123,131〜133,141〜145,411,412,421,422,431,432,441,442…スキャン機能付FF、151,152,711,712…スキャンデータ入力端子、153,154…分岐点、161,162,733,734…スキャンデータ出力端子、163,164,341〜345,735,736…排他的論理和ゲート、171,172…部分回路、202…マスターFF、203…スレーブFF、211…スキャンインピン(SI)、212…データ入力ピン(D)、213…システムクロックピン(CK)、214…マスタークロックピン(MC)、215…スレーブクロックピン(SC)、216,311,312,314〜317,331〜335,347,351,352,413,414,423,424,433,434,443,444,715,716…信号線、217…スキャンアウトピン(SO)、218…FF出力ピン(Q)、313…Phase 信号、321,322…セレクタ、336〜339…FF、450…組合せ回路部分、451〜457,461〜467…領域、713,714,731,732…信号、721…パターン発生器、741…パターン圧縮器。
Claims (3)
- シフトスキャン方式で設計された半導体集積回路であって、
少なくとも2つのテストデータ入力端子と、
前記テストデータ入力端子よりも数の多い複数のスキャンチェーンと、
選択された1つの前記スキャンチェーンにデータを供給するために、前記少なくとも2つのテストデータ入力端子を選択的に結線し、第1のテストモードと第2のテストモードの両方において、前記少なくとも2つのテストデータ入力端子の各々を、選択された1つの前記スキャンチェーンに結線する結線変更回路と、を有し、
前記第1のテストモードにおいて前記少なくとも2つのテストデータ入力端子の各々が結線されるスキャンチェーンの組は、前記第2のテストモードにおいて少なくとも2つの入力端子の各々が結線されるスキャンチェーンの組と異なる半導体集積回路。 - 請求項1の半導体集積回路であって、
前記スキャンチェーンの各々は、シフトレジスタとして動作する複数のフリップフロップ回路を有し、
前記結線変更回路は、少なくとも2つの前記スキャンチェーンを1つの入力端子にて相互に結線し、
全ての前記スキャンチェーンは、シフトレジスタとして同時に動作する機能を有し、
前記結線変更回路は、少なくとも2つの前記スキャンチェーンの組を変更する機能を有し、前記変更する動作は、前記結線変更回路に入力されるフェーズ信号の値に応じて実行される半導体集積回路。 - 請求項1の半導体集積回路であって、
前記スキャンチェーンの各々は、シフトレジスタとして動作する複数のフリップフロップ回路を有し、
前記結線変更回路は、少なくとも2つの前記スキャンチェーンを1つの入力端子にて相互に結線し、
前記スキャンチェーンからデータを読み出すための出力端子の数は、前記スキャンチェーンの数よりも少なく、
全ての前記スキャンチェーンは、シフトレジスタとして同時に動作する機能を有し、
前記結線変更回路は、少なくとも2つの前記スキャンチェーンの組を変更する機能を有し、前記変更する動作は、前記結線変更回路に入力されるフェーズ信号の値に応じて実行される半導体集積回路。
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