JP2000258500A

JP2000258500A - 半導体集積回路及び記憶媒体

Info

Publication number: JP2000258500A
Application number: JP11061157A
Authority: JP
Inventors: Norinobu Nakao; 教伸中尾; Kazumi Hatakeyama; 一実畠山; Kazufumi Hikone; 和文彦根; Kotaro Shimamura; 光太郎島村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-03-09
Filing date: 1999-03-09
Publication date: 2000-09-22
Anticipated expiration: 2019-03-09
Also published as: JP4283369B2

Abstract

(57)【要約】【課題】シフトスキャン方式で設計された半導体集積回
路について、テストデータ量を削減し、スキャンデータ
入出力端子数あるいはテスト時間を削減可能な半導体集
積回路を提供する。【解決手段】シフトスキャン方式で設計された半導体集
積回路１０１において、シフトレジスタとして動作する
複数のスキャン機能付ＦＦ１１１〜１１３，１３１〜１
３３と、各々のスキャン機能付ＦＦを接続するスキャン
チェーン１１０からなる２つの部分回路１７１，１７２
を有し、その部分回路１７１，１７２は、１つの分岐点
１５３にて結線されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトスキャン方
式で設計されたテスト回路を有する半導体集積回路及び
記憶媒体に関する。

【０００２】

【従来の技術】半導体集積回路のテストを容易にする技
術として、全てのフリップフロップ（以下、ＦＦと略
す）に値を設定及び読み出しを可能とする回路を付加す
るスキャン方式がある。スキャン方式により、内部状態
をもつためにテストパターン生成の難しい順序回路を、
内部状態をもたない組合せ回路として扱うことができ
る。スキャン方式は、シフトレジスタを用いてチェーン
状に接続されたＦＦに次々と値を設定，読み出しをする
シフトスキャン方式と、各ＦＦに固有のアドレスを決め
ておき、このアドレスにより選択されたＦＦに値を設
定，読み出しするアドレススキャン方式に大別される。
一般に、シフトスキャン方式の方が単純な回路で設計可
能であるが、アドレススキャン方式では、必要なＦＦの
値のみ設定，読み出しが可能である。

【０００３】シフトスキャン方式では、チェーン状に接
続されたＦＦ群（以下、スキャンチェーンと呼ぶ）の一
部のＦＦのみ値を設定，読み出しする場合でも、シフト
レジスタとして動作するためスキャンチェーンに含まれ
る全ＦＦの値を設定，読み出しする場合と同じになる。
このため、シフトスキャン方式では、テストに必要なデ
ータ量（テストデータ量）が大きい、テストに要する時
間（テスト時間）がかかるといった問題があった。これ
に対する改良策として、特開平9−5403 号の「半導体集
積回路」がある。これは、スキャンチェーンに含まれる
ＦＦを複数の群に分割し、夫々の群を選択的にバイパス
するために分割した場所にバイパス用セレクタ回路を挿
入し、バイパスされた群に属するＦＦを作動させないよ
うに制御する回路を挿入する。これにより、ＦＦに不必
要な値を設定する必要が減るため、テストデータ量やテ
スト時間を削減できる。

【０００４】

【発明が解決しようとする課題】一般に、シフトスキャ
ン方式では、上記に述べたように、テストデータ量が大
きい、テストに要する時間がかかるといった問題があ
る。これを回避する案である、特開平9−5403 号の「半
導体集積回路」では、バイパスするための信号線や制御
回路による回路面積のオーバーヘッドが大きいという問
題がある。

【０００５】本発明の目的は上記問題点に鑑み、シフト
スキャン方式におけるテストデータ量やテスト時間を削
減し、回路面積のオーバーヘッドを抑えた半導体集積回
路を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、シフトスキャン方式で設計された半導体集
積回路において、シフトレジスタとして動作する複数の
フリップフロップ回路と、各前記フリップフロップ回路
を接続するスキャンチェーンからなる少なくとも２つの
部分回路を有し、前記少なくとも２つの部分回路は、１
つの入力端子にて結線されている構成とする。

【０００７】このように２つ以上の部分回路への入力の
ための入力端子を共用することにより、端子数が削減で
き、また、入力するテストデータ量が削減できるので、
回路面積のオーバーヘッドを抑えた半導体集積回路を提
供できる。

【０００８】

【発明の実施の形態】図１に、本発明の一実施例に係わ
る半導体集積回路の構成を示す。本半導体集積回路１０
１は、被検査回路１０２と、スキャンデータ入力端子１
５１，１５２と、スキャンデータ出力端子１６１，１６
２と、結線変更回路１０３と、符号圧縮回路１０４とか
ら構成される。被検査回路１０２は、複数のスキャンチ
ェーン１１０，１２０，１３０，１４０をもち、それぞ
れ、スキャン機能付ＦＦ１１１〜１１３，１２１〜１２
３，１３１〜１３３，１４１〜１４３がスキャンデータ
の入力，出力が可能なように接続されている。なお、被
検査回路１０２は組合せ回路的に独立した部分回路１７
１，１７２をもち、スキャンチェーン１１０，１２０は
部分回路１７１に、スキャンチェーン１３０，１４０は
部分回路１７２に属する。結線変更回路１０３は、スキ
ャンデータ入力端子１５１が分岐点153でスキャンチェ
ーン１１０と１３０に分岐し、スキャンデータ入力端子
１５２が分岐点１５４でスキャンチェーン１２０と１４
０に分岐する。符号圧縮回路104は、スキャンチェーン
１１０と１３０の排他的論理和を排他的論理和回路１６
３にてとりスキャンデータ出力端子１６１に出力し、ス
キャンチェーン１２０と１４０の排他的論理和を排他的
論理和回路１６４にてとりスキャンデータ出力端子１６
１に出力する。

【０００９】尚、スキャンチェーン１１０は、スキャン
機能付きＦＦ群１１１〜１１３、及びそれらのスキャン
アウトピン（ＳＯ）とスキャンインピン（ＳＩ）を接続
する信号線、及びスキャン入力端子１５１と、最初のス
キャン機能付きＦＦ１１１に接続する信号線、及びスキ
ャン出力端子１６１と、最後のスキャン機能付きＦＦ１
１３から接続する信号線から構成される部分回路をいい
ます。このスキャンチェーンは、スキャン機能付きＦＦ
群に入力するクロックを制御する（図２のスキャン機能
付きＦＦの例では、図５の時刻１，２のように、システ
ムクロックを０に固定してマスタークロックとスレーブ
クロックに交互に１を与える）ことにより、シフトレジ
スタとして動作します。スキャンチェーン１２０，１３
０，１４０も同様です。

【００１０】ここで、スキャン機能付ＦＦの一構成例と
その動作について、図２を用いて説明する。

【００１１】スキャン機能付ＦＦ２０１は、マスターＦ
Ｆ２０２とスレーブＦＦ２０３の２つのＦＦから構成さ
れる。マスターＦＦ２０２は、スキャンインピン（Ｓ
Ｉ)211，データ入力ピン（Ｄ）２１２，システムクロッ
クピン（ＣＫ）２１３，マスタークロックピン（ＭＣ）
２１４を入力とし、状態をスレーブＦＦ２０３への信号
線２１６に出力する。状態の値は、ＣＫ＝１，ＭＣ＝０
のときＤの値、ＣＫ＝０，ＭＣ＝１のときＳＩの値、Ｃ
Ｋ＝０，ＭＣ＝０のとき前の状態の値、ＣＫ＝１，ＭＣ
＝１のとき不定とする。スレーブＦＦ２０３は、マスタ
ーＦＦ２０２への信号線２１６，スレーブクロックピン
（ＳＣ）２１５を入力とし、状態をスキャンアウトピン
（ＳＯ）２１７とＦＦ出力ピン（Ｑ）２１８に出力す
る。状態の値は、ＳＣ＝１のとき信号線２１６の値、Ｓ
Ｃ＝０のとき前の状態の値とする。なお、図１における
スキャン機能付ＦＦ１１１〜１１３，１２１〜１２３，
１３１〜１３３，１４１〜１４３の夫々はスキャン機能
付ＦＦ２０１と同じであり、クロック関連ピン（ＣＫ，
ＭＣ，ＳＣ）は省略している。

【００１２】スキャン機能付ＦＦ２０１の動作について
説明する。通常動作時には、ＭＣ＝０，ＳＣ＝１に固定
することにより、システムクロックピン（ＣＫ）２１
３，データ入力ピン（Ｄ）２１２のＦＦとして動作す
る。テスト時には、シフトレジスタの１つのＦＦとして
動作するために、マスタークロック（ＭＣ）入力により
スキャンデータ入力端子の値をマスターＦＦ２０２へ取
り込み、スレーブクロック（ＳＣ）入力によりマスター
ＦＦ２０２の状態をスレーブＦＦ２０３へ値を取り込
む。そしてその値をスキャンアウトピン（ＳＯ）２１７
及びＦＦ出力ピン(Ｑ)２１８に出力する。また、組合せ
回路による応答パターンの取り込みでは、システムクロ
ックピン（ＣＫ）２１３入力によりデータ入力ピン
（Ｄ）２１２の値をマスターＦＦ２０２へ取り込み、ス
レーブクロックピン（ＳＣ）２１５入力によりマスター
ＦＦ２０２の状態をスレーブＦＦ２０３へ値を取り込
む。

【００１３】図１の実施例における、テスト時の動作の
概略を説明する。まず、テストパターン設定のために、
スキャンデータ入力端子１５１，１５２への信号印加，
マスタークロックピン（ＭＣ）２１４入力，スレーブク
ロックピン（ＳＣ）２１５入力の処理をスキャンチェー
ンの長さ分繰り返す。この結果、スキャンデータ入力端
子１５１から入力された信号列が、結線変更回路１０３
により複数のスキャンチェーンに分配され、スキャンチ
ェーン１１０に含まれるスキャン機能付FF111〜１１３
とスキャンチェーン１３０に含まれるスキャン機能付Ｆ
Ｆ１３１〜133に設定される。スキャンチェーン１１
０，１３０で対応するスキャン機能付ＦＦ（例えば１１
１と１３１）には同じ値が設定される。スキャンデータ
入力端子１５２から入力された信号列についても同様
に、スキャンチェーン１２０に含まれるスキャン機能付
ＦＦ１２１〜１２３とスキャンチェーン１４０に含まれ
るスキャン機能付ＦＦ１４１〜１４３に設定される。テ
ストパターンを全スキャン機能付ＦＦに設定した後、シ
ステムクロックピン（ＣＫ）２１３とスレーブクロック
ピン（ＳＣ）２１５入力を入力して、組合せ回路で計算
された応答パターンの値を各スキャン機能付ＦＦデータ
入力ピン（Ｄ）２１２から取り込む。以降は、マスター
クロックピン（ＭＣ）２１４入力，スレーブクロックピ
ン(ＳＣ)２１５入力の処理をスキャンチェーンの長さ分
繰り返し、応答パターンを符号圧縮回路１０４により複
数のスキャンチェーンの値を圧縮した後、順次スキャン
データ出力端子１６１，１６２に出力する。スキャンチ
ェーン１１０，１３０は排他的論理和ゲート１６３を通
るため、スキャンデータ出力端子１６１には対応するス
キャン機能付ＦＦ（例えば１１１と１３１）で取り込ま
れた値の排他的論理和が出力される。以上の処理をテス
トパターンの数ほど繰り返す。

【００１４】テスト時の動作の具体的な例を図４(１)，
図５を用いて説明する。

【００１５】図４(１)は、図１の実施例において、スキ
ャンチェーン数を４、スキャンチェーンの長さを２とし
た例で、組合せ回路部分４５０がわかるように図を変更
している。被検査回路１０２は、４本のスキャンチェー
ン４１０，４２０，４３０，４４０をもち、それぞれ、
２つのスキャン機能付ＦＦ４１１と４１２，４２１と４
２２，４３１と４３２，４４１と４４２をもつ。４５０
は被検査回路１０２の組合せ回路部分で、その出力であ
る信号線４１３，４１４，４２３，４２４，４３３，４
３４，４４３，４４４はそれぞれ、スキャン機能付ＦＦ
４１１，412,４２１，４２２，４３１，４３２，４４
１，４４２のデータ入力ピン(Ｄ)２１２に接続するとす
る。結線変更回路１０３は、スキャンデータ入力端子１
５１からの信号線がスキャンチェーン４１０と４３０に
分岐し、スキャンデータ入力端子１５２からの信号線が
スキャンチェーン４２０と４４０に分岐する。そのた
め、同じスキャンデータ入力端子から入力されるスキャ
ンチェーンで対応するスキャン機能付ＦＦ、すなわち、
４１１と４３１，４１２と４３２，４２１と４４１，４
２２と４４２に同じ値を設定する。符号圧縮回路１０４
は、スキャンチェーン４１０と４３０の排他的論理和を
とりスキャンデータ出力端子１６１に出力し、スキャン
チェーン４２０と４４０の排他的論理和をとりスキャン
データ出力端子１６１に出力する。なお、スキャンチェ
ーン４１０，４２０の含まれる部分回路と、スキャンチ
ェーン４３０，４４０の含まれる部分回路は独立に動作
するとする。

【００１６】図５は、図４(１)の回路における、テスト
時のタイムチャートの例である。テストパターンとし
て、スキャン機能付ＦＦの組（４１１，４１２,４２１,
４２２，４３１，４３２，４４１，４４２）に対し、
（ａ１１，ａ１２,ｂ１１,ｂ１２，Ｘ，Ｘ，Ｘ，Ｘ）と
（Ｘ，Ｘ，Ｘ，Ｘ，ａ２１，ａ２２，ｂ２１，ｂ２２）
の２つのパターンを与えるとする。なお、ａ１１，ａ１
２，ｂ１１,ｂ１２,ａ２１，ａ２２，ｂ２１，ｂ２２は
０または１のいずれかの論理値、Ｘは不定値（０でも１
でもよい）を表す。第１のパターンはスキャンチェーン
４１０，４２０の含まれる部分回路内の仮定故障に対す
るものであり、第２のパターンはスキャンチェーン４３
０，４４０の含まれる部分回路内の仮定故障に対するも
のである。図５の中で、１行目は時刻を表し、ＣＫ，Ｍ
Ｃ，ＳＣは、それぞれ、図２で示したスキャン機能付Ｆ
Ｆのシステムクロックピン２１３，マスタークロックピ
ン214,スレーブクロックピン２１５への入力信号の波形
である。１列目の項目で１５１，１５２はスキャンデー
タ入力端子へ印加する値、４１１，４１２，４２１，４
２２，４３１，４３２，４４１，４４２は、スキャン機
能付ＦＦの出力値（図２のＱ及びＳＯ）、１６１，１６
２はスキャンデータ出力端子の出力値である。まず、１
〜３時刻目で第１のテストパターンをスキャン機能付Ｆ
Ｆに設定する。スキャンデータ入力端子１５１へ信号値
ａ１２，ａ１１スキャンデータ入力端子１５２へ信号値
ｂ１２，ｂ１１を印加し、マスタークロック（ＭＣ）入
力，スレーブクロック（ＳＣ）入力の処理を２回繰り返
す。この結果、信号値ａ１２，ａ１１がスキャンチェー
ン４１０及び４３０をシフトし、スキャン機能付FF412
と４３２に信号値ａ１２が設定され、スキャン機能付Ｆ
Ｆ４１１と４３１に信号値ａ１１が設定される。また、
信号値ｂ１２，ｂ１１がスキャンチェーン４２０及び４
４０をシフトし、スキャン機能付ＦＦ４２２と４４２に
信号値ｂ１２が設定され、スキャン機能付ＦＦ４２１と
４４１に信号値ｂ１１が設定される。テストパターンを
全スキャン機能付ＦＦに設定した後、システムクロック
（ＣＫ）及びスレーブクロック（ＳＣ）を入力して、組
合せ回路で計算された応答パターンの信号値（ｐ１１，
ｐ１２，ｑ１１，ｑ１２，ｒ１１，ｒ１２，ｓ１１，ｓ
１２とする）を各スキャン機能付ＦＦデータ入力ピン
（Ｄ）から取り込む。４，５時刻目が第１の応答パター
ン取り出しで、マスタークロック（ＭＣ）入力，スレー
ブクロック（ＳＣ）入力により、応答パターンをシフト
する。符号圧縮回路104によりｐ１２とｒ１２，ｑ１２
とｓ１２，ｐ１１とｒ１１，ｑ１１とｓ１１の排他的論
理和を計算した後、スキャンデータ出力端子１６１，１
６２に出力する。第２のパターンについても同様で、４
〜６時刻目がパターン設定（第１の応答パターン取り出
しと重なっている）、７，８時刻目が応答パターン取り
出しである。

【００１７】上記の実施例における、テストパターン生
成処理の一方法を図６を用いて説明する。図１のよう
に、被検査回路１０２は組合せ回路的に独立な部分回路
に分割可能で、各部分回路にＩＤとして１からの通し番
号を与えておく。まず、ステップ６０１で、部分回路の
ＩＤであるｎを１に初期化する。ステップ６０２で、部
分回路ｎ内の未検出の仮定故障に対しするテストパター
ンを生成する。ステップ６０３で部分回路のＩＤである
ｎを１増加させる。ステップ６０４で、部分回路ｎに対
して、既に生成しているパターンの故障シミュレーショ
ンを行う。ステップ６０５で、ｎが部分回路数でなかっ
たら、ステップ６０２に戻って、部分回路ｎ内の未検出
の仮定故障に対しテストパターン生成を行う。

【００１８】なお、図１，図４(１)のように、組合せ回
路的に独立な部分回路間でスキャンチェーンを共用する
場合は、それを共用しない場合に比べて、単一縮退故障
モデルにおける故障検出率の低下はない。理由は信号を
設定する能力，信号を観測する能力が変わらないためで
ある。前者について、１つの仮定故障に対するテストパ
ターンはそれの属する部分回路内のスキャン機能付ＦＦ
のみを設定すればよく、スキャンデータ入力端子１５
１，１５２により可能である。後者について、例えばス
キャン機能付ＦＦ１１１と１３１の応答パターンの値が
圧縮される訳だが、故障は組合せ回路的に独立な部分回
路１７１と１７２のいずれか一方にしか存在しないと仮
定しているため、スキャン機能付ＦＦ１１１と１３１の
両方に故障信号が伝わって排他的論理和ゲート１６３に
より故障信号が消失するということは生じない。

【００１９】この実施例では、スキャンチェーンのスキ
ャンデータ入力端子を共用しているため、１つのテスト
パターンについて、全スキャン機能付ＦＦの値設定に必
要なスキャンデータ入力端子より入力する値の総数（テ
ストデータ量と呼ぶ）は、全スキャン機能付ＦＦの数よ
り削減できる。特定の仮定故障の集合を検出するテスト
パターンの集合に対するテストデータ量に関しても、本
実施例はスキャンチェーンを共用しない従来のシフトス
キャン方式と比べて、多くの場合削減できる。理由は、
本実施例によるテストデータ量の上限は、従来シフトス
キャン方式で１つのテストパターンに独立な部分回路毎
に故障を検出するテストパターンを埋め込んだ場合(こ
の場合テストパターン長は従来シフトスキャン方式の方
が小さい)であるためで、本実施例は部分回路毎に故障
を検出するテストパターン同士で共通なものがあれば、
さらにテストデータ量を削減できる。

【００２０】さらに、スキャンデータ入出力に必要な端
子数とテスト時間に関して述べる。従来シフトスキャン
方式と比べてスキャンチェーンの長さを同じにすると、
テスト時間は変わらないが、本実施例のようにスキャン
チェーンの入出力を共用することでスキャンデータ入出
力に必要な端子数を削減できる。本実施例で、従来シフ
トスキャン方式とスキャンデータ入出力に必要な端子数
を同じにすると、スキャンチェーンの長さを削減できる
ため、テスト時間を削減できる。これは、１つのテスト
パターンあたりのマスタークロック入力とスレーブクロ
ック入力の繰り返し数を減らし、スキャンデータ入出力
に要する時間を削減できるためである。このように、本
実施例によれば、シフトスキャン方式において、組合せ
回路的に独立な部分回路に含まれるスキャンチェーン間
でスキャンデータ入出力端子を共用することにより、故
障検出率を落とさずにテストデータ量を削減できる。ま
た、その端子数の削減、あるいはテスト時間の短縮とい
う効果がある。

【００２１】なお、本実施例で、スキャンデータ入出力
端子を共用する条件である、組合せ回路的に独立な部分
回路内のスキャンチェーンという条件をはずしても、テ
ストデータ量の削減、また、スキャンデータ入出力端子
数の削減あるいはテスト時間の短縮という効果は得られ
る。ただし、故障検出率低下の可能性があることを覚悟
しなければならない。この故障検出率低下の問題を回避
あるいは緩和する方法を述べる。

【００２２】例えば、図３(１)のように、結線変更回路
１０３を改良する方法である。スキャンデータ入力端子
に接続する３１１，３１２を信号線３１４〜３１７に結
線する回路で、Phase信号３１３の値によって、結線方
法を変える。Phase＝０のとき、セレクタ３２１は信号
線３１２の値を信号線３１５に出力し、セレクタ３２２
は信号線３１１の値を信号線３１６に出力するため、信
号線３１１が信号線314,３１６に結線され信号線３１２
が信号線３１５，３１７に結線される。Phase＝１のと
き、セレクタ３２１は信号線３１１の値を信号線３１５
に出力し、セレクタ３２２は信号線３１２の値を信号線
３１６に出力するため、信号線３１１が信号線３１４,
３１５に結線され信号線３１２が信号線３１６,３１７
に結線される。この結果、全スキャン機能付ＦＦに設定
できる値の組合せを図１の結線変更回路１０３に比べて
２倍にでき、テストパターンにおける同じ値しか設定で
きないスキャン機能付ＦＦ間の条件を緩和できる。

【００２３】また、符号圧縮回路１０４については、図
３(２)に示すような線形フィードバックシフトレジスタ
を用いることで、スキャンチェーン間の依存関係により
故障信号が消失する問題を回避できる。ＦＦ３３６〜３
３９はシフトレジスタとして動作し、信号線３５１，３
５２はフィードバックループを作る。スキャンチェーか
ら入力される値は、信号線３３１〜３３５を通り排他的
論理和ゲート３４１〜３４６に入力し、線形フィードバ
ックシフトレジスタにより圧縮される。信号線３４７は
線形フィードバックシフトレジスタの初期化のために用
意され、信号線３４６は線形フィードバックシフトレジ
スタのパターンを取り出すために用いる。詳しい動作
は、IEEE Design and Test of Computers(１９９３年３
月７９頁〜８１頁）などに記載されている。

【００２４】次に、スキャンデータ入出力端子を共用す
る条件を、組合せ回路的に独立な部分回路内のスキャン
チェーンという条件から、組合せ回路的に信号を伝播で
きる領域を用いた条件に緩めても、故障検出率を低下さ
せない例を示す。

【００２５】図４(２)(３)は、図４(１)における半導体
集積回路の組合せ回路部分４５０について、スキャン機
能付ＦＦから信号が伝播する領域を示した図である。図
４(２)は、同一のスキャンチェーン毎に、スキャン機能
付ＦＦ４１１，４１２，４２１，４２２，４３１，４３
２，４４１，４４２のＦＦ出力ピン（Ｑ）から信号が組
合せ回路的に伝播する領域を示している。すなわち、ス
キャン機能付ＦＦ４１１，４１２は領域４５１，４５２
を伝播し、信号線４１３，４１４，４２３のいずれかに
到達する。同様に、スキャン機能付ＦＦ４２１，４２２
は領域452,４５３，４５４を伝播し、スキャン機能付Ｆ
Ｆ４３１，４３２は領域４５４，４５５，４５６を伝播
し、スキャン機能付ＦＦ４４１，４４２は領域４５６，
４５７を伝播する。したがって、スキャンチェーン４１
０と４３０は、組合せ回路的に信号を伝播できる領域
（ハッチ部分）がお互いに交わらないので、スキャン機
能付ＦＦに信号を設定する能力はかわらない。同様にス
キャンチェーン420と４４０についてもスキャン機能付
ＦＦに信号を設定する能力はかわらない。

【００２６】一方、図４(３)は、同一のスキャンチェー
ン毎に、信号線４１３，４１４，４２３，４２４，４３
３，４３４，４４３，４４４のデータ入力ピン（Ｄ）へ
信号が組合せ回路的に伝播する領域を示している。すな
わち、スキャン機能付ＦＦ４１１，４１２は領域４６
１，４６２を伝播し、信号線４１３，４１４，４２３の
いずれかに到達する。同様に、スキャン機能付ＦＦ４２
１，４２２は領域462,４６３，４６４を伝播し、スキャ
ン機能付ＦＦ４３１，４３２は領域４６４，４６５，４
６６を伝播し、スキャン機能付ＦＦ４４１，４４２は４
６６，４６７を伝播する。したがって、スキャンチェー
ン４１０と４３０は、組合せ回路的に信号を伝播できる
領域（ハッチ部分）がお互いに交わらないので、スキャ
ン機能付ＦＦで信号を観測する能力はかわらない。同様
にスキャンチェーン４２０と４４０についてもスキャン
機能付ＦＦで信号を観測する能力はかわらない。

【００２７】このように、本実施例によれば、シフトス
キャン方式において、組合せ回路的に信号を伝播できる
領域が互いに交わらないスキャンチェーン間でスキャン
データ入出力端子を共用することにより、故障検出率を
落とさずにテストデータ量を削減できる。また、その端
子数の削減、あるいはテスト時間の短縮という効果があ
る。

【００２８】最後の実施例では、ＢＩＳＴ（組込み自己
テスト）方式を用いた半導体集積回路に対して、パター
ン発生器７２１から被検査回路１０２へ信号線を共用
し、被検査回路１０２からパターン圧縮器７４１への信
号線を共用したもので図７に示す。

【００２９】被検査回路１０２，結線変更回路１０３，
符号圧縮回路１０４は図１と同様である。セレクタ７０
１によって、パターン印加モードとＢＩＳＴモードを分
ける。パターン印加モードのとき、スキャンデータ入力
端子７１１，７１２から印加された信号は、信号線７１
５，７１６に伝播し、結線変更回路１０３にて分岐後ス
キャンチェーンに設定され、出力されたデータは、それ
ぞれ符号圧縮回路104にて排他的論理和されてスキャン
データ出力端子７３３，７３４から出力される。一方、
ＢＩＳＴモードのとき、パターン発生器７２１により発
生された信号７１３，７１４は、信号線７１５，７１６
に伝播し、結線変更回路１０３にて分岐後スキャンチェ
ーンに設定され、排他的論理和ゲート７３５，７３６で
パターン圧縮器７４１により圧縮され、パターン圧縮後
出力される。尚、パターン発生器は、予め発生させるパ
ターンを設定しておいてもいいし、ランダム的にパター
ンを発生させても良い。また、テストされる被試験体で
ある論理回路のテストは、そのパターン発生器７２１か
ら発生させるパターンと、被検査回路１０２から出力さ
れたパターンとを比較して、その論理回路が故障してい
るかどうか等の検査を行う。

【００３０】このように、本実施例によれば、ＢＩＳＴ
を用いたシフトスキャン方式において、組合せ回路的に
独立な部分回路に含まれるスキャンチェーン間でスキャ
ンデータ入出力を共用することにより、パターン発生器
やパターン圧縮器を共用することになり、ゲート数や配
線の物量を削減できるという効果がある。

【００３１】更に、上記各実施例は、回路的なハード構
成の半導体集積回路について述べましたが、本発明は、
これらの機能を有するソフトウェアでも適応できるもの
である。

【００３２】上記ソフトウェアの本実施例としては、Ｃ
Ｄ−ＰＯＭ等の記憶媒体に実施例の機能を有する回路情
報プログラムを記憶することで、このソフトウェアの製
作企業外の方々や、ユーザ自身が集積回路、またはその
中の論理回路等の試験を容易に実行できる効果がある。

【００３３】

【発明の効果】本発明によれば、シフトスキャン方式に
おけるテストデータ量やテスト時間を削減し、回路面積
のオーバーヘッドを抑えた半導体集積回路を提供でき
る。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一実施例を示す
図である。

【図２】本発明のスキャン機能付ＦＦ回路の一例を示す
図である。

【図３】本発明の結線変更回路（１）及び符号圧縮回路
（２）の一実施例を示す図である。

【図４】本発明のスキャンチェーンの信号伝播領域を説
明する図である。

【図５】本発明に係る半導体集積回路のタイミングチャ
ートを示す図である。

【図６】本発明に係るテストパターン生成のフローチャ
ートを示す図である。

【図７】本発明に係る半導体集積回路のＢＩＳＴ回路の
一実施例を示す図である。

【符号の説明】

１０１…半導体集積回路、１０２…被検査回路、１０３
…結線変更回路、104…符号圧縮回路、１１０，１２
０，１３０，１４０，４１０，４２０，４３０，４４０
…スキャンチェーン、１１１〜１１３，１２１〜１２
３，１３１〜１３３，１４１〜１４５，４１１，４１
２，４２１，４２２，４３１，４３２，４４１，４４２
…スキャン機能付ＦＦ、１５１，１５２，７１１，７１
２…スキャンデータ入力端子、１５３，１５４…分岐
点、１６１，１６２，７３３，７３４…スキャンデータ
出力端子、１６３，１６４，３４１〜３４５，７３５，
７３６…排他的論理和ゲート、１７１，１７２…部分回
路、２０２…マスターＦＦ、２０３…スレーブＦＦ、２
１１…スキャンインピン（ＳＩ）、２１２…データ入力
ピン（Ｄ）、２１３…システムクロックピン（ＣＫ）、
２１４…マスタークロックピン（ＭＣ）、２１５…スレ
ーブクロックピン（ＳＣ）、２１６，３１１，３１２，
３１４〜３１７，３３１〜３３５，３４７，３５１，３
５２，４１３，４１４，４２３，４２４，４３３，４３
４，４４３，４４４，７１５，７１６…信号線、２１７
…スキャンアウトピン(ＳＯ)、２１８…ＦＦ出力ピン
（Ｑ）、３１３…Phase 信号、３２１，３２２…セレク
タ、３３６〜３３９…ＦＦ、４５０…組合せ回路部分、
４５１〜４５７，４６１〜４６７…領域、７１３，７１
４，７３１，７３２…信号、７２１…パターン発生器、
７４１…パターン圧縮器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者彦根和文茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者島村光太郎茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 2G032 AA04 AC10 AK15 AK16 5B048 AA20 CC20 DD05 DD16 9A001 BB05 LZ05

Claims

【特許請求の範囲】

【請求項１】シフトスキャン方式で設計された半導体集
積回路において、シフトレジスタとして動作する複数のフリップフロップ
回路を有するスキャンチェーンを少なくとも２つ有し、少なくとも２つの前記スキャンチェーンは、１つの入力
端子にて結線されている半導体集積回路。
【請求項２】請求項１の半導体集積回路において、前記スキャンチェーンの組を変更する結線変更回路を有
する半導体集積回路。
【請求項３】シフトスキャン方式で設計された半導体集
積回路において、シフトレジスタとして動作する複数のフリップフロップ
回路を有する少なくとも２つのスキャンチェーンと、前記少なくとも２つのスキャンチェーン回路を入力とし
１つの出力端子に接続する符号圧縮回路とを有する半導
体集積回路。
【請求項４】請求項１，２，３の少なくとも１つの半導
体集積回路において、１つの入力端子にて結線する前記スキャンチェーン回路
の組について、各々のスキャンチェーンに含まれる前記
フリップフロップ回路から組合せ回路的に信号を伝播で
きる領域が互いに交わらない半導体集積回路。
【請求項５】シフトスキャン方式で設計された半導体集
積回路において、組合せ回路的に独立に動作する少なくとも２つの部分回
路があり、テスト時にシフトレジスタとして動作する複
数のフリップフロップ回路を有するスキャンチェーンの
各々が少なくとも１つの部分回路内に含まれており、前
記スキャンチェーンの少なくとも２つが結線変更回路を
通り１つの入力端子に接続し、前記スキャンチェーンの
少なくとも２つが符号圧縮回路を通り１つの出力端子に
接続する半導体集積回路。
【請求項６】請求項５の半導体集積回路において、前記組合せ回路的に独立に動作する少なくとも２つの部
分回路が同一の回路であり、前記少なくとも２つの部分
回路で前記フリップフロップ回路が対応するように前記
スキャンチェーンが構成される半導体集積回路。
【請求項７】請求項１〜６の少なくとも１つの半導体集
積回路において、前記少なくとも２つのスキャンチェーンを結線する結線
変更回路への入力に接続されたパターン発生回路と、前記少なくとも２つのスキャンチェーンが接続する符号
圧縮回路の出力に接続されたパターン圧縮器とを有する
半導体集積回路。
【請求項８】シフトレジスタとして動作する複数のフリ
ップフロップ回路を有する少なくとも２つのスキャンチ
ェーンからなる部分回路を複数有し、１つの前記部分回路に対して未検出の仮定故障に対しテ
ストパターンを生成する第一のステップと、前記部分回路の全てに対して、生成したテストパターン
の故障シミュレーションを行う第二のステップを有し、前記部分回路の全てに対して前記第一のステップを実行
するまで前記第一のステップ及び前記第二のステップを
繰り返すテストパターン生成工程が記憶された記憶媒
体。