JPH11101859A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11101859A JPH11101859A JP9264247A JP26424797A JPH11101859A JP H11101859 A JPH11101859 A JP H11101859A JP 9264247 A JP9264247 A JP 9264247A JP 26424797 A JP26424797 A JP 26424797A JP H11101859 A JPH11101859 A JP H11101859A
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Abstract
(57)【要約】
【課題】 機能マクロ回路とその前段の組合せ回路との
間に検査用ＳＦＦ回路を設けることなく、上記組合せ回
路のスキャンパス検査を実施可能とし、これにより構成
回路を検査するための検査用回路の増大を抑え、かつ検
査用回路による動作タイミングの変化を考慮した特別な
タイミング設計を不要とし、しかもスキャンパス検査を
故障検出率の高いものとする。 【解決手段】 機能マクロ回路１３Ｍ、及びその前段の
組合せ回路１２Ｃとともに、スキャンパスを形成する複
数のＳＦＦ回路１１Ｆ，１５Ｆ，１８Ｆを備え、上記機
能マクロ回路前段側のＳＦＦ回路１１Ｆの出力が入力さ
れる前段組合せ回路１２Ｃの出力と、その他の組合せ回
路１ＢＣの出力とを切り換えて所定の順序回路１８Ｆに
出力する選択回路１７Ｓを備えた。
間に検査用ＳＦＦ回路を設けることなく、上記組合せ回
路のスキャンパス検査を実施可能とし、これにより構成
回路を検査するための検査用回路の増大を抑え、かつ検
査用回路による動作タイミングの変化を考慮した特別な
タイミング設計を不要とし、しかもスキャンパス検査を
故障検出率の高いものとする。 【解決手段】 機能マクロ回路１３Ｍ、及びその前段の
組合せ回路１２Ｃとともに、スキャンパスを形成する複
数のＳＦＦ回路１１Ｆ，１５Ｆ，１８Ｆを備え、上記機
能マクロ回路前段側のＳＦＦ回路１１Ｆの出力が入力さ
れる前段組合せ回路１２Ｃの出力と、その他の組合せ回
路１ＢＣの出力とを切り換えて所定の順序回路１８Ｆに
出力する選択回路１７Ｓを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に機能マクロ回路を内蔵した半導体装置における、ス
キャンパス検査と機能マクロ回路に対する単体検査の両
方の検査を該半導体装置に適用するための回路構成に関
するものである。
特に機能マクロ回路を内蔵した半導体装置における、ス
キャンパス検査と機能マクロ回路に対する単体検査の両
方の検査を該半導体装置に適用するための回路構成に関
するものである。
【０００２】
【従来の技術】近年、ますます大規模化，高集積化の進
む半導体装置においては、その構成回路の検査方法とし
て、容易に高い故障検出率が得られる、スキャンパス検
査と機能マクロ回路の単体検査を併用する方法が主流と
なっている。図４は上記のような検査方法が適用される
従来の半導体装置の回路構成を示している。図におい
て、４００はスキャンパス検査と単体検査が適用される
半導体装置で、単体検査用テストパターン信号（以下，
ＭＴＰ信号と略記する。）を入力するための入力パッド
１１と、該ＭＴＰ信号が出力される出力パッド１２と、
スキャンパス検査用テストパターン信号（ＳＴＰ信号と
略記する。）を入力するための入力パッド２１と、該Ｓ
ＴＰ信号が出力される出力パッド２２とを有している。
む半導体装置においては、その構成回路の検査方法とし
て、容易に高い故障検出率が得られる、スキャンパス検
査と機能マクロ回路の単体検査を併用する方法が主流と
なっている。図４は上記のような検査方法が適用される
従来の半導体装置の回路構成を示している。図におい
て、４００はスキャンパス検査と単体検査が適用される
半導体装置で、単体検査用テストパターン信号（以下，
ＭＴＰ信号と略記する。）を入力するための入力パッド
１１と、該ＭＴＰ信号が出力される出力パッド１２と、
スキャンパス検査用テストパターン信号（ＳＴＰ信号と
略記する。）を入力するための入力パッド２１と、該Ｓ
ＴＰ信号が出力される出力パッド２２とを有している。
【０００３】この半導体装置４００は、ＤＲＡＭやＲＯ
Ｍあるいは乗算器としての機能マクロ回路４３Ｍと、該
機能マクロ回路４３の前段に設けられた前段組合せ回路
４２Ｃと、該組み合わせ回路４２Ｃの前段に設けられ
た、スキャンパス検査対応フリップフロップ（以下，前
段ＳＦＦ回路と略記する。）４１Ｆとを有している。
Ｍあるいは乗算器としての機能マクロ回路４３Ｍと、該
機能マクロ回路４３の前段に設けられた前段組合せ回路
４２Ｃと、該組み合わせ回路４２Ｃの前段に設けられ
た、スキャンパス検査対応フリップフロップ（以下，前
段ＳＦＦ回路と略記する。）４１Ｆとを有している。
【０００４】また、上記半導体装置４００は、上記機能
マクロ回路４３Ｍの後段に設けられた後段組合せ回路４
４Ｃと、該後段組合せ回路４４Ｃのさらに後段に設けら
れたスキャンパス検査対応フリップフロップ（以下，後
段ＳＦＦ回路と略記する。）４５Ｆとを有している。
マクロ回路４３Ｍの後段に設けられた後段組合せ回路４
４Ｃと、該後段組合せ回路４４Ｃのさらに後段に設けら
れたスキャンパス検査対応フリップフロップ（以下，後
段ＳＦＦ回路と略記する。）４５Ｆとを有している。
【０００５】ここで、上記前段及び後段ＳＦＦ回路４１
Ｆ，４５Ｆは、それぞれＣＫ入力に供給されるクロック
信号により動作する一種の順序回路である。この前段Ｓ
ＦＦ回路４１Ｆは、Ｄ入力にその前段側からの信号が入
力され、そのＤＴ入力には上記スキャンパス検査用入力
パッド２１からのテスト信号が入力されるようになって
おり、そのＱ出力が上記前段組合せ回路４２Ｃの入力に
接続されている。また、上記後段ＳＦＦ回路４５Ｆはそ
のＤ入力が上記後段組合せ回路４４Ｃの出力に接続さ
れ、ＤＴ入力が上記前段ＳＦＦ回路４１ＦのＮＱ出力に
接続され、Ｑ出力がその後段側の回路に接続され、さら
にＮＱ出力が上記スキャンパス検査用出力パッド２２に
接続されている。また、上記前段ＳＦＦ回路４１Ｆ及び
後段ＳＦＦ回路４５Ｆは、そのＴ入力にはスキャンパス
検査制御信号ＴＥが入力され、該スキャンパス検査制御
信号ＴＥによって、上記Ｄ入力に入力されている信号と
ＤＴ入力に入力されている信号の一方を選択してラッチ
する構成となっている。
Ｆ，４５Ｆは、それぞれＣＫ入力に供給されるクロック
信号により動作する一種の順序回路である。この前段Ｓ
ＦＦ回路４１Ｆは、Ｄ入力にその前段側からの信号が入
力され、そのＤＴ入力には上記スキャンパス検査用入力
パッド２１からのテスト信号が入力されるようになって
おり、そのＱ出力が上記前段組合せ回路４２Ｃの入力に
接続されている。また、上記後段ＳＦＦ回路４５Ｆはそ
のＤ入力が上記後段組合せ回路４４Ｃの出力に接続さ
れ、ＤＴ入力が上記前段ＳＦＦ回路４１ＦのＮＱ出力に
接続され、Ｑ出力がその後段側の回路に接続され、さら
にＮＱ出力が上記スキャンパス検査用出力パッド２２に
接続されている。また、上記前段ＳＦＦ回路４１Ｆ及び
後段ＳＦＦ回路４５Ｆは、そのＴ入力にはスキャンパス
検査制御信号ＴＥが入力され、該スキャンパス検査制御
信号ＴＥによって、上記Ｄ入力に入力されている信号と
ＤＴ入力に入力されている信号の一方を選択してラッチ
する構成となっている。
【０００６】そして、上記半導体装置４００では、上記
前段組合せ回路４２Ｃと機能マクロ回路４３Ｍとの間に
選択回路４６Ｓが設けられており、該選択回路４６Ｓ
は、単体検査モード信号ＭＴＥＳＴにより、上記前段組
合せ回路４２Ｃの出力と上記単体検査用入力パッド１１
からのＭＴＰ信号とを切り換えて上記機能マクロ回路４
３Ｍに出力する構成となっている。なお、単体検査用出
力パッド１２は上記機能マクロ回路４３Ｍの出力に接続
されている。
前段組合せ回路４２Ｃと機能マクロ回路４３Ｍとの間に
選択回路４６Ｓが設けられており、該選択回路４６Ｓ
は、単体検査モード信号ＭＴＥＳＴにより、上記前段組
合せ回路４２Ｃの出力と上記単体検査用入力パッド１１
からのＭＴＰ信号とを切り換えて上記機能マクロ回路４
３Ｍに出力する構成となっている。なお、単体検査用出
力パッド１２は上記機能マクロ回路４３Ｍの出力に接続
されている。
【０００７】このような構成の半導体装置４００では、
通常動作時には、上記選択回路４６Ｓは前段組合せ回路
４２Ｃの出力を選択し、上記各ＳＦＦ回路４１Ｆ，４５
ＦはそのＤ入力を選択し、これにより各ＳＦＦ回路，組
合せ回路，及び機能マクロ回路により所要の信号処理が
行われる。
通常動作時には、上記選択回路４６Ｓは前段組合せ回路
４２Ｃの出力を選択し、上記各ＳＦＦ回路４１Ｆ，４５
ＦはそのＤ入力を選択し、これにより各ＳＦＦ回路，組
合せ回路，及び機能マクロ回路により所要の信号処理が
行われる。
【０００８】一方、機能マクロ回路の単体検査時には、
本装置４００の外部から単体検査モード信号ＭＴＥＳＴ
を上記選択回路４６Ｓに印加すると、該選択回路４６Ｓ
は、上記単体検査用入力パッド１１からの信号を選択す
る。この状態で、検査装置（図示せず）から上記ＭＴＰ
信号を上記検査入力パッド１１に印加すると、該ＭＴＰ
信号は経路Ｋ４１を経て検査用出力パッド１２に出力さ
れることとなる。この検査出力パッド１２に出力される
ＭＴＰ信号の各ビットデータを検査装置にて期待値と比
較することにより、上記機能マクロ回路４３Ｍの検査が
実施される。
本装置４００の外部から単体検査モード信号ＭＴＥＳＴ
を上記選択回路４６Ｓに印加すると、該選択回路４６Ｓ
は、上記単体検査用入力パッド１１からの信号を選択す
る。この状態で、検査装置（図示せず）から上記ＭＴＰ
信号を上記検査入力パッド１１に印加すると、該ＭＴＰ
信号は経路Ｋ４１を経て検査用出力パッド１２に出力さ
れることとなる。この検査出力パッド１２に出力される
ＭＴＰ信号の各ビットデータを検査装置にて期待値と比
較することにより、上記機能マクロ回路４３Ｍの検査が
実施される。
【０００９】また、スキャンパス検査の際には、本半導
体装置４００の外部からのスキャンパス検査制御信号Ｔ
Ｅにより上記各ＳＦＦ回路４１Ｆ，４５Ｆは、Ｄ入力及
びＤＴ入力の一方を選択するよう制御される。つまり、
スキャンパス検査制御信号ＴＥがデータシフトモードを
示すとき、上記各ＳＦＦ回路４１Ｆ，４５Ｆは、ＤＴ入
力を選択し、該各ＳＦＦ回路４１Ｆ，４５Ｆにより、上
記ＳＴＰ信号を通過させるスキャンパス（スキャンチェ
ーン）が上記スキャンパス検査入力パッド２１と出力パ
ッド２２の間に形成される。これに対し、スキャンパス
検査制御信号ＴＥがキャプチャモードを示すとき、上記
各ＳＦＦ回路４１Ｆ，４５ＦはＤ入力を選択し、通常動
作モードと同様な信号経路が形成される。
体装置４００の外部からのスキャンパス検査制御信号Ｔ
Ｅにより上記各ＳＦＦ回路４１Ｆ，４５Ｆは、Ｄ入力及
びＤＴ入力の一方を選択するよう制御される。つまり、
スキャンパス検査制御信号ＴＥがデータシフトモードを
示すとき、上記各ＳＦＦ回路４１Ｆ，４５Ｆは、ＤＴ入
力を選択し、該各ＳＦＦ回路４１Ｆ，４５Ｆにより、上
記ＳＴＰ信号を通過させるスキャンパス（スキャンチェ
ーン）が上記スキャンパス検査入力パッド２１と出力パ
ッド２２の間に形成される。これに対し、スキャンパス
検査制御信号ＴＥがキャプチャモードを示すとき、上記
各ＳＦＦ回路４１Ｆ，４５ＦはＤ入力を選択し、通常動
作モードと同様な信号経路が形成される。
【００１０】そして、スキャンパス検査では、データシ
フトモードにて、検査装置（図示せず）からＳＴＰ信号
を上記入力パッド２１に印加して各ＳＦＦ回路にＳＴＰ
信号の各ビットデータを格納し、その後、一旦、キャプ
チャモードにモード変更して各ＳＦＦ回路４１Ｆ，４５
Ｆにその前段回路の出力をラッチし、さらにデータシフ
トモードにモード変更して、各ＳＦＦ回路内に格納され
ているビットデータを順次出力パッド２２に出力する。
この出力パッド２２に順次出力されるビットデータを検
査装置にて、期待値と比較することにより、上記スキャ
ンパスにおける前後のＳＦＦ回路間に位置する組合せ回
路の検査を行うことができる。
フトモードにて、検査装置（図示せず）からＳＴＰ信号
を上記入力パッド２１に印加して各ＳＦＦ回路にＳＴＰ
信号の各ビットデータを格納し、その後、一旦、キャプ
チャモードにモード変更して各ＳＦＦ回路４１Ｆ，４５
Ｆにその前段回路の出力をラッチし、さらにデータシフ
トモードにモード変更して、各ＳＦＦ回路内に格納され
ているビットデータを順次出力パッド２２に出力する。
この出力パッド２２に順次出力されるビットデータを検
査装置にて、期待値と比較することにより、上記スキャ
ンパスにおける前後のＳＦＦ回路間に位置する組合せ回
路の検査を行うことができる。
【００１１】ところが、上記のような回路構成を有する
半導体装置４００では、上記機能マクロ回路の前，後段
の組合せ回路４２Ｃ，４４Ｃは、機能マクロ回路４３Ｍ
の単体検査においてはテスト信号の通過経路から外れる
ため、上記組合せ回路にはテスト信号が通らず、これら
の回路部分で発生した故障を上記検査により検出するこ
とができないという問題があった。
半導体装置４００では、上記機能マクロ回路の前，後段
の組合せ回路４２Ｃ，４４Ｃは、機能マクロ回路４３Ｍ
の単体検査においてはテスト信号の通過経路から外れる
ため、上記組合せ回路にはテスト信号が通らず、これら
の回路部分で発生した故障を上記検査により検出するこ
とができないという問題があった。
【００１２】また、メモリ等の機能を有する機能マクロ
回路では、論理回路により構成される組合せ回路とは異
なり、入力信号に対する出力信号の予測が困難であるた
め、図４に示すスキャンチェーンを、キャプチャーモー
ド時の信号経路に組合せ回路と機能マクロ回路を含むよ
う構成しても、該キャプチャーモード時の信号経路にお
ける、機能マクロ回路を含む隣接ＳＦＦ回路間の部分に
ついては、故障の検出が不可能である。
回路では、論理回路により構成される組合せ回路とは異
なり、入力信号に対する出力信号の予測が困難であるた
め、図４に示すスキャンチェーンを、キャプチャーモー
ド時の信号経路に組合せ回路と機能マクロ回路を含むよ
う構成しても、該キャプチャーモード時の信号経路にお
ける、機能マクロ回路を含む隣接ＳＦＦ回路間の部分に
ついては、故障の検出が不可能である。
【００１３】そこで、一般的には、図５に示すように、
機能マクロ回路の前，後段の組合せ回路に対するスキャ
ンパス検査が可能となるよう構成した半導体装置が用い
られている。図５において、５００は従来の一般的な半
導体装置であり、図４に示す半導体装置４００と同様、
機能マクロ回路５３Ｍ、前，後段組合せ回路５２Ｃ，５
６Ｃ、前，後段側のＳＦＦ回路５１Ｆ，５７Ｆ，及び選
択回路５８Ｓを有しており、これらの回路５１Ｆ，５２
Ｃ，５８Ｓ，５３Ｍ，５６Ｃ，５７Ｆは、上記半導体装
置４００における各回路４１Ｆ，４２Ｃ，４６Ｓ，４３
Ｍ，４４Ｃ，４５Ｆと全く同一構成となっている。
機能マクロ回路の前，後段の組合せ回路に対するスキャ
ンパス検査が可能となるよう構成した半導体装置が用い
られている。図５において、５００は従来の一般的な半
導体装置であり、図４に示す半導体装置４００と同様、
機能マクロ回路５３Ｍ、前，後段組合せ回路５２Ｃ，５
６Ｃ、前，後段側のＳＦＦ回路５１Ｆ，５７Ｆ，及び選
択回路５８Ｓを有しており、これらの回路５１Ｆ，５２
Ｃ，５８Ｓ，５３Ｍ，５６Ｃ，５７Ｆは、上記半導体装
置４００における各回路４１Ｆ，４２Ｃ，４６Ｓ，４３
Ｍ，４４Ｃ，４５Ｆと全く同一構成となっている。
【００１４】そして、この半導体装置５００では、以下
の点で上記半導体装置４００と構成が異なっている。つ
まり、上記機能マクロ回路５３Ｍと選択回路５８Ｓとの
間に第１のテスト用ＳＦＦ回路５４Ｆが設けられ、上記
機能マクロ回路５３Ｍと後段組合せ回路５６Ｃとの間に
第２のテスト用ＳＦＦ回路５５Ｆが設けられている。該
両テスト用ＳＦＦ回路５４Ｆ，５５Ｆのクロック入力Ｃ
Ｋには、上記前，後段側ＳＦＦ回路５１Ｆ，５７Ｆと同
様にクロック信号が入力され、第１，第２のテスト用Ｓ
ＦＦ回路５４Ｆ，５５ＦのＴ入力には、上記前，後段側
ＳＦＦ回路５１Ｆ，５７Ｆと同様にスキャンパス検査制
御信号ＴＥが入力されるようになっており、該スキャン
パス検査制御信号ＴＥにより、上記両テスト用ＳＦＦ回
路５４Ｆ，５５Ｆは、Ｄ入力とＤＴ入力の一方を選択す
るよう構成されている。
の点で上記半導体装置４００と構成が異なっている。つ
まり、上記機能マクロ回路５３Ｍと選択回路５８Ｓとの
間に第１のテスト用ＳＦＦ回路５４Ｆが設けられ、上記
機能マクロ回路５３Ｍと後段組合せ回路５６Ｃとの間に
第２のテスト用ＳＦＦ回路５５Ｆが設けられている。該
両テスト用ＳＦＦ回路５４Ｆ，５５Ｆのクロック入力Ｃ
Ｋには、上記前，後段側ＳＦＦ回路５１Ｆ，５７Ｆと同
様にクロック信号が入力され、第１，第２のテスト用Ｓ
ＦＦ回路５４Ｆ，５５ＦのＴ入力には、上記前，後段側
ＳＦＦ回路５１Ｆ，５７Ｆと同様にスキャンパス検査制
御信号ＴＥが入力されるようになっており、該スキャン
パス検査制御信号ＴＥにより、上記両テスト用ＳＦＦ回
路５４Ｆ，５５Ｆは、Ｄ入力とＤＴ入力の一方を選択す
るよう構成されている。
【００１５】また、第１のテスト用ＳＦＦ回路５４Ｆの
Ｄ入力は上記選択回路５８Ｓの出力に接続され、そのＱ
出力は上記機能マクロ回路５３Ｍの入力に接続されてい
る。上記第２のテスト用ＳＦＦ回路５５ＦのＤ入力は上
記機能マクロ回路５３Ｍの出力に接続され、そのＱ出力
は上記後段組合せ回路５６Ｃの入力に接続されている。
Ｄ入力は上記選択回路５８Ｓの出力に接続され、そのＱ
出力は上記機能マクロ回路５３Ｍの入力に接続されてい
る。上記第２のテスト用ＳＦＦ回路５５ＦのＤ入力は上
記機能マクロ回路５３Ｍの出力に接続され、そのＱ出力
は上記後段組合せ回路５６Ｃの入力に接続されている。
【００１６】そして、この半導体装置５００では、前段
ＳＦＦ回路５１ＦのＮＱ出力が上記第１のテスト用ＳＦ
Ｆ回路５４ＦのＤＴ入力に接続され、該第１のテスト用
ＳＦＦ回路５４ＦのＮＱ出力が上記第２のテスト用ＳＦ
Ｆ回路５５ＦのＤＴ入力に接続され、該ＳＦＦ回路５５
ＦのＮＱ出力が上記後段ＳＦＦ回路５７ＦのＤＴ入力に
接続されている。これらのＳＦＦ回路により、スキャン
パス検査におけるデータシフトモードにて、入力パッド
２１と出力パッド２２との間にスキャンパス（スキャン
チェーン）が形成されるようになっている。
ＳＦＦ回路５１ＦのＮＱ出力が上記第１のテスト用ＳＦ
Ｆ回路５４ＦのＤＴ入力に接続され、該第１のテスト用
ＳＦＦ回路５４ＦのＮＱ出力が上記第２のテスト用ＳＦ
Ｆ回路５５ＦのＤＴ入力に接続され、該ＳＦＦ回路５５
ＦのＮＱ出力が上記後段ＳＦＦ回路５７ＦのＤＴ入力に
接続されている。これらのＳＦＦ回路により、スキャン
パス検査におけるデータシフトモードにて、入力パッド
２１と出力パッド２２との間にスキャンパス（スキャン
チェーン）が形成されるようになっている。
【００１７】このような構成の半導体装置５００におい
ても、機能マクロ回路の単体検査を行う場合には、上記
選択回路５８Ｓは、単体検査モード信号ＭＴＥＳＴに基
づいて入力パッド１１からの信号を選択するので、該入
力パッド１１からのＭＴＰ信号を経路Ｋ５１を介して出
力パッド１２へ出力することにより、上記機能マクロ回
路についての検査を行うことができる。
ても、機能マクロ回路の単体検査を行う場合には、上記
選択回路５８Ｓは、単体検査モード信号ＭＴＥＳＴに基
づいて入力パッド１１からの信号を選択するので、該入
力パッド１１からのＭＴＰ信号を経路Ｋ５１を介して出
力パッド１２へ出力することにより、上記機能マクロ回
路についての検査を行うことができる。
【００１８】一方、スキャンパス検査は、上記半導体装
置４００における場合と同様に、スキャンパス検査制御
信号ＴＥにより上記各ＳＦＦ回路を制御してデータシフ
トモードあるいはキャプチャモードを設定することによ
り実施することができる。図６は、上記半導体装置５０
０においてスキャンパス検査を行う場合のタイミングチ
ャートを示しており、以下このスキャンパス検査につい
て具体的に説明する。但し、以下のスキャンパス検査の
説明では、説明を簡単にするため、半導体装置５００
は、図５に示す回路のみから構成されているものとす
る。
置４００における場合と同様に、スキャンパス検査制御
信号ＴＥにより上記各ＳＦＦ回路を制御してデータシフ
トモードあるいはキャプチャモードを設定することによ
り実施することができる。図６は、上記半導体装置５０
０においてスキャンパス検査を行う場合のタイミングチ
ャートを示しており、以下このスキャンパス検査につい
て具体的に説明する。但し、以下のスキャンパス検査の
説明では、説明を簡単にするため、半導体装置５００
は、図５に示す回路のみから構成されているものとす
る。
【００１９】この例では、スキャンパス検査制御信号Ｔ
Ｅがハイレベルであるとき、上記各ＳＦＦ回路のＤＴ入
力の選択によりスキャンチェーンが形成されるデータシ
フトモードが設定され、スキャンパス検査制御信号ＴＥ
がローレベルであるとき、上記ＳＦＦ回路がＤ入力を選
択して通常動作の信号経路が形成されるキャプチャーモ
ードが設定される。ここでは、上記スキャンチェーンを
構成するＳＦＦ回路が４個であるため、データシフト期
間は４クロック分、データキャプチャー期間は１クロッ
ク分となっている。
Ｅがハイレベルであるとき、上記各ＳＦＦ回路のＤＴ入
力の選択によりスキャンチェーンが形成されるデータシ
フトモードが設定され、スキャンパス検査制御信号ＴＥ
がローレベルであるとき、上記ＳＦＦ回路がＤ入力を選
択して通常動作の信号経路が形成されるキャプチャーモ
ードが設定される。ここでは、上記スキャンチェーンを
構成するＳＦＦ回路が４個であるため、データシフト期
間は４クロック分、データキャプチャー期間は１クロッ
ク分となっている。
【００２０】まず、スキャンパス検査モードが設定され
た後の最初の４クロックの期間の間は、上記スキャンパ
ス検査制御信号ＴＥはハイレベルを保持するため、上記
前段ＳＦＦ回路５１Ｆ，第１のテスト用ＳＦＦ回路５４
Ｆ，第２のテスト用ＳＦＦ回路５５Ｆ，後段ＳＦＦ回路
５７Ｆがそれぞれ、ＤＴ入力を選択するデータシフトモ
ードが設定される。このため、このモードにて上記スキ
ャン検査用入力パッド２１から、図６に示すＳＰＴ信号
（スキャン入力）の各ビットデータＳ７１，Ｓ５１，Ｓ
４１，Ｓ１１，ＮＬ１，・・・が順次入力されると、上
記各ＳＦＦ回路は、そのＣＫ入力に入力されるクロック
信号に同期して上記各ビットデータを順次ラッチする。
た後の最初の４クロックの期間の間は、上記スキャンパ
ス検査制御信号ＴＥはハイレベルを保持するため、上記
前段ＳＦＦ回路５１Ｆ，第１のテスト用ＳＦＦ回路５４
Ｆ，第２のテスト用ＳＦＦ回路５５Ｆ，後段ＳＦＦ回路
５７Ｆがそれぞれ、ＤＴ入力を選択するデータシフトモ
ードが設定される。このため、このモードにて上記スキ
ャン検査用入力パッド２１から、図６に示すＳＰＴ信号
（スキャン入力）の各ビットデータＳ７１，Ｓ５１，Ｓ
４１，Ｓ１１，ＮＬ１，・・・が順次入力されると、上
記各ＳＦＦ回路は、そのＣＫ入力に入力されるクロック
信号に同期して上記各ビットデータを順次ラッチする。
【００２１】図６に示す例では、最初の４クロックに相
当する期間が経過した時点で、前段ＳＦＦ５１Ｆにはビ
ットデータＳ１１が、第１のテスト用ＳＦＦ５４Ｆには
ビットデータＳ４１が、第２のテスト用ＳＦＦ回路５５
ＦにはビットデータＳ５１が、後段ＳＦＦ回路５７Ｆに
はビットデータＳ７１が保持される。このとき、前段組
合せ回路５２Ｃは、その前段のＳＦＦ回路５１Ｆの出力
Ｓ１１に応じたデータＥ８１を出力し、後段組合せ回路
５６Ｃはその前段の第２のテスト用ＳＦＦ回路５５Ｆの
出力Ｓ５１に応じたデータＥ６１を出力し、さらに機能
マクロ回路５３Ｍは、その前段の第１のテスト用ＳＦＦ
回路５５Ｆの出力Ｓ４１に対して所定のデータ処理を施
したデータＸ３１を出力することとなる。
当する期間が経過した時点で、前段ＳＦＦ５１Ｆにはビ
ットデータＳ１１が、第１のテスト用ＳＦＦ５４Ｆには
ビットデータＳ４１が、第２のテスト用ＳＦＦ回路５５
ＦにはビットデータＳ５１が、後段ＳＦＦ回路５７Ｆに
はビットデータＳ７１が保持される。このとき、前段組
合せ回路５２Ｃは、その前段のＳＦＦ回路５１Ｆの出力
Ｓ１１に応じたデータＥ８１を出力し、後段組合せ回路
５６Ｃはその前段の第２のテスト用ＳＦＦ回路５５Ｆの
出力Ｓ５１に応じたデータＥ６１を出力し、さらに機能
マクロ回路５３Ｍは、その前段の第１のテスト用ＳＦＦ
回路５５Ｆの出力Ｓ４１に対して所定のデータ処理を施
したデータＸ３１を出力することとなる。
【００２２】次に、制御信号ＴＥがローレベルになる
と、上記前段ＳＦＦ回路５１Ｆ，第１のテスト用ＳＦＦ
回路５４Ｆ，第２のテスト用ＳＦＦ回路５５Ｆ，後段Ｓ
ＦＦ回路５７Ｆがそれぞれ、Ｄ入力を選択するデータキ
ャプチャーモードが設定され、この状態が１クロック期
間だけ保持される。これにより、上記各ＳＦＦ回路はそ
の前段回路の出力をラッチする。
と、上記前段ＳＦＦ回路５１Ｆ，第１のテスト用ＳＦＦ
回路５４Ｆ，第２のテスト用ＳＦＦ回路５５Ｆ，後段Ｓ
ＦＦ回路５７Ｆがそれぞれ、Ｄ入力を選択するデータキ
ャプチャーモードが設定され、この状態が１クロック期
間だけ保持される。これにより、上記各ＳＦＦ回路はそ
の前段回路の出力をラッチする。
【００２３】具体的には、上記前段ＳＦＦ回路５１Ｆは
その前段回路（図示せず）の出力Ｅ０１を、第１のテス
ト用ＳＦＦ回路５４Ｆは、その前段側の前段組合せ回路
５２Ｃの出力Ｅ８１を、第２のテスト用ＳＦＦ回路５５
Ｆは、その前段側の機能マクロ回路５３Ｍの出力Ｘ３１
を、さらに後段組合せ回路５７Ｆは、その前段側の後段
組合せ回路５６Ｃの出力Ｅ６１をラッチする。
その前段回路（図示せず）の出力Ｅ０１を、第１のテス
ト用ＳＦＦ回路５４Ｆは、その前段側の前段組合せ回路
５２Ｃの出力Ｅ８１を、第２のテスト用ＳＦＦ回路５５
Ｆは、その前段側の機能マクロ回路５３Ｍの出力Ｘ３１
を、さらに後段組合せ回路５７Ｆは、その前段側の後段
組合せ回路５６Ｃの出力Ｅ６１をラッチする。
【００２４】その後、上記制御信号ＴＥが再度ハイレベ
ルになると、４クロック周期に相当する期間の間、デー
タシフトモードが保持され、上記入力パッド２１から順
次、ＳＴＰ信号の各ビットデータが、上記スキャンチェ
ーンを構成する各ＳＦＦ回路に順次シフトされる。
ルになると、４クロック周期に相当する期間の間、デー
タシフトモードが保持され、上記入力パッド２１から順
次、ＳＴＰ信号の各ビットデータが、上記スキャンチェ
ーンを構成する各ＳＦＦ回路に順次シフトされる。
【００２５】このとき、上記最初のキャプチャモードの
際に各ＳＦＦ回路にラッチされたビットデータがスキャ
ンパス検査用出力パッド２２から出力されることとな
る。この出力データを検査装置（図示せず）にて、対応
する期待値と比較することにより、上記組合せ回路５２
Ｃ，５６Ｃの評価が行われる。
際に各ＳＦＦ回路にラッチされたビットデータがスキャ
ンパス検査用出力パッド２２から出力されることとな
る。この出力データを検査装置（図示せず）にて、対応
する期待値と比較することにより、上記組合せ回路５２
Ｃ，５６Ｃの評価が行われる。
【００２６】そして上記のようなデータシフトモードと
データキャプチャモードの切り換えが、スキャンパス検
査制御信号ＴＥの信号レベルの変化に応じて所定の回数
繰り返えされることにより、上記所要のパターンのＳＴ
Ｐ信号による組合せ回路の評価が行われることとなり、
これにより該組合せ回路の検査が実施される。
データキャプチャモードの切り換えが、スキャンパス検
査制御信号ＴＥの信号レベルの変化に応じて所定の回数
繰り返えされることにより、上記所要のパターンのＳＴ
Ｐ信号による組合せ回路の評価が行われることとなり、
これにより該組合せ回路の検査が実施される。
【００２７】なお、図６中、Ｓ１２，Ｓ４２，Ｓ５２，
Ｓ７２は２回目のデータシフト期間の終了時点にて、上
記各ＳＦＦ回路５１Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッ
チされるＳＴＰ信号のビットデータであり、Ｓ１３，Ｓ
４３，Ｓ５３，Ｓ７３は３回目のデータシフト期間の終
了時点にて、上記各ＳＦＦ回路５１Ｆ，５４Ｆ，５５
Ｆ，５７ＦにラッチされるＳＴＰ信号のビットデータで
ある。また、Ｅ０２，Ｓ８２，Ｘ３２，Ｅ６２は２回目
のデータキャプチャ期間にて、上記各ＳＦＦ回路５１
Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッチされる、前段回路
の出力データであり、Ｅ０３，Ｓ８３，Ｘ３３，Ｅ６３
は３回目のキャプチャ期間にて、上記各ＳＦＦ回路５１
Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッチされる、前段回路
の出力データである。また、ＮＬ１，ＮＬ２，ＮＬ３
は、それぞれ１回，２回，３回目のキャプチャモード期
間に、上記スキャンパス検査用入力パッド２１に入力さ
れるＳＴＰ信号のビットデータである。
Ｓ７２は２回目のデータシフト期間の終了時点にて、上
記各ＳＦＦ回路５１Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッ
チされるＳＴＰ信号のビットデータであり、Ｓ１３，Ｓ
４３，Ｓ５３，Ｓ７３は３回目のデータシフト期間の終
了時点にて、上記各ＳＦＦ回路５１Ｆ，５４Ｆ，５５
Ｆ，５７ＦにラッチされるＳＴＰ信号のビットデータで
ある。また、Ｅ０２，Ｓ８２，Ｘ３２，Ｅ６２は２回目
のデータキャプチャ期間にて、上記各ＳＦＦ回路５１
Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッチされる、前段回路
の出力データであり、Ｅ０３，Ｓ８３，Ｘ３３，Ｅ６３
は３回目のキャプチャ期間にて、上記各ＳＦＦ回路５１
Ｆ，５４Ｆ，５５Ｆ，５７Ｆにラッチされる、前段回路
の出力データである。また、ＮＬ１，ＮＬ２，ＮＬ３
は、それぞれ１回，２回，３回目のキャプチャモード期
間に、上記スキャンパス検査用入力パッド２１に入力さ
れるＳＴＰ信号のビットデータである。
【００２８】
【発明が解決しようとする課題】上記のような半導体装
置５００では、機能マクロの単体検査とスキャンパス検
査との併用により、該装置を構成する各構成回路につい
ての検査が実施可能であり、これによって半導体装置の
故障検出率を向上させることができるが、機能マクロ回
路の前段及び後段に、スキャンパス検査時のみ使用する
検査用ＳＦＦ回路を挿入する必要があり、このため回路
規模の増大を招くといった問題がある。
置５００では、機能マクロの単体検査とスキャンパス検
査との併用により、該装置を構成する各構成回路につい
ての検査が実施可能であり、これによって半導体装置の
故障検出率を向上させることができるが、機能マクロ回
路の前段及び後段に、スキャンパス検査時のみ使用する
検査用ＳＦＦ回路を挿入する必要があり、このため回路
規模の増大を招くといった問題がある。
【００２９】また、半導体装置を構成する機能マクロ回
路の前段及び後段に通常動作には必要のない検査用ＳＦ
Ｆ回路を挿入することにより、半導体装置の通常動作で
は余分に動作クロックが必要となり、また、該検査用Ｓ
ＦＦ回路の挿入による装置の動作タイミングの変化を考
慮した特別なタイミング設計が必要となるといった問題
もある。
路の前段及び後段に通常動作には必要のない検査用ＳＦ
Ｆ回路を挿入することにより、半導体装置の通常動作で
は余分に動作クロックが必要となり、また、該検査用Ｓ
ＦＦ回路の挿入による装置の動作タイミングの変化を考
慮した特別なタイミング設計が必要となるといった問題
もある。
【００３０】本発明は、上記のような問題点を解決する
ためになされたもので、構成回路を検査するための検査
用回路の増大を抑えつつ、検査用回路による動作タイミ
ングの変化を考慮した特別なタイミング設計を不要とす
ることができ、しかも故障検出率の高い検査を可能とす
る半導体装置を得ることを目的とする。
ためになされたもので、構成回路を検査するための検査
用回路の増大を抑えつつ、検査用回路による動作タイミ
ングの変化を考慮した特別なタイミング設計を不要とす
ることができ、しかも故障検出率の高い検査を可能とす
る半導体装置を得ることを目的とする。
【００３１】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置は、複数の順序回路を備え、該複数の順
序回路により、スキャンパス検査用信号を通過させるた
めのスキャンパスが形成されるよう構成した半導体装置
であって、データの記憶あるいはその他のデータ処理を
行う機能を有する機能回路と、該機能回路の前段に設け
られ、上記複数の順序回路のうちの、上記機能回路前段
側の順序回路の出力が入力される前段組合せ回路と、該
前段組合せ回路の出力と該前段組合せ回路以外の所定の
組合せ回路の出力とを制御信号に基づいて切り換えて、
上記複数の順序回路のうちのいずれか１つの順序回路に
出力する信号切換手段とを備えたものである。
係る半導体装置は、複数の順序回路を備え、該複数の順
序回路により、スキャンパス検査用信号を通過させるた
めのスキャンパスが形成されるよう構成した半導体装置
であって、データの記憶あるいはその他のデータ処理を
行う機能を有する機能回路と、該機能回路の前段に設け
られ、上記複数の順序回路のうちの、上記機能回路前段
側の順序回路の出力が入力される前段組合せ回路と、該
前段組合せ回路の出力と該前段組合せ回路以外の所定の
組合せ回路の出力とを制御信号に基づいて切り換えて、
上記複数の順序回路のうちのいずれか１つの順序回路に
出力する信号切換手段とを備えたものである。
【００３２】この発明（請求項２）は、請求項１記載の
半導体装置において、上記信号切換手段を、上記複数の
順序回路のうちのいずれかの順序回路の出力と上記制御
信号との論理積に基づいて、上記前段組合せ回路の出力
と該前段組合せ回路以外の上記所定の組合せ回路の出力
との切り換えを行うよう構成としたものである。
半導体装置において、上記信号切換手段を、上記複数の
順序回路のうちのいずれかの順序回路の出力と上記制御
信号との論理積に基づいて、上記前段組合せ回路の出力
と該前段組合せ回路以外の上記所定の組合せ回路の出力
との切り換えを行うよう構成としたものである。
【００３３】この発明（請求項３）に係る半導体装置
は、複数の順序回路を備え、該複数の順序回路により、
スキャンパス検査用信号を通過させるためのスキャンパ
スが形成されるよう構成した半導体装置であって、デー
タの記憶あるいはその他のデータ処理を行う機能を有す
る機能回路と、該機能回路の後段に設けられ、上記複数
の順序回路のうちの、上記機能回路後段側の順序回路に
論理信号を出力する後段組合せ回路と、上記機能回路の
出力と上記複数の順序回路のうちのいずれか１つの順序
回路の出力とを制御信号に基づいて切り換えて、上記後
段組合せ回路に出力する信号切換手段とを備えたもので
ある。
は、複数の順序回路を備え、該複数の順序回路により、
スキャンパス検査用信号を通過させるためのスキャンパ
スが形成されるよう構成した半導体装置であって、デー
タの記憶あるいはその他のデータ処理を行う機能を有す
る機能回路と、該機能回路の後段に設けられ、上記複数
の順序回路のうちの、上記機能回路後段側の順序回路に
論理信号を出力する後段組合せ回路と、上記機能回路の
出力と上記複数の順序回路のうちのいずれか１つの順序
回路の出力とを制御信号に基づいて切り換えて、上記後
段組合せ回路に出力する信号切換手段とを備えたもので
ある。
【００３４】この発明（請求項４）に係る半導体装置
は、複数の順序回路を備え、該複数の順序回路により、
スキャンパス検査用信号を通過させるためのスキャンパ
スが形成されるよう構成した半導体装置であって、デー
タの記憶あるいはその他のデータ処理を行う機能を有す
る機能回路と、該機能回路の前段に設けられ、上記複数
の順序回路のうちの、上記機能回路前段側の順序回路の
出力が入力される前段組合せ回路と、該機能回路の後段
に設けられ、上記複数の順序回路のうちの、上記機能回
路後段側の順序回路に論理信号を出力する後段組合せ回
路と、該前段組合せ回路の出力と該前段及び後段組合せ
回路以外の組合せ回路の出力とを制御信号に基づいて切
り換えて、上記複数の順序回路のうちの所定の順序回路
に出力する第１の信号切換手段と、上記機能回路の出力
と上記複数の順序回路のうちのいずれかの順序回路の出
力とを上記制御信号に基づいて切り換えて、上記後段組
合せ回路に出力する第２の信号切換手段とを備えたもの
である。
は、複数の順序回路を備え、該複数の順序回路により、
スキャンパス検査用信号を通過させるためのスキャンパ
スが形成されるよう構成した半導体装置であって、デー
タの記憶あるいはその他のデータ処理を行う機能を有す
る機能回路と、該機能回路の前段に設けられ、上記複数
の順序回路のうちの、上記機能回路前段側の順序回路の
出力が入力される前段組合せ回路と、該機能回路の後段
に設けられ、上記複数の順序回路のうちの、上記機能回
路後段側の順序回路に論理信号を出力する後段組合せ回
路と、該前段組合せ回路の出力と該前段及び後段組合せ
回路以外の組合せ回路の出力とを制御信号に基づいて切
り換えて、上記複数の順序回路のうちの所定の順序回路
に出力する第１の信号切換手段と、上記機能回路の出力
と上記複数の順序回路のうちのいずれかの順序回路の出
力とを上記制御信号に基づいて切り換えて、上記後段組
合せ回路に出力する第２の信号切換手段とを備えたもの
である。
【００３５】この発明（請求項５）は、請求項４記載の
半導体装置において、上記第１の信号切換手段を、上記
複数の順序回路のうちの所定の順序回路の出力と上記制
御信号との論理積に基づいて、上記前段組合せ回路の出
力と該前段及び後段組合せ回路以外の組合せ回路の出力
との切り換えを行うよう構成したものである。
半導体装置において、上記第１の信号切換手段を、上記
複数の順序回路のうちの所定の順序回路の出力と上記制
御信号との論理積に基づいて、上記前段組合せ回路の出
力と該前段及び後段組合せ回路以外の組合せ回路の出力
との切り換えを行うよう構成したものである。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１は本発明の実施の形態１による半導
体装置を説明するためのブロック図である。図におい
て、図４と同一符号は従来の半導体装置４００と同一の
ものを示し、１００は本実施の形態１の半導体装置であ
り、ＳＦＦ回路，組合せ回路，及び機能マクロ回路をそ
れぞれ複数有し、機能マクロ回路の単体検査とスキャン
パス検査の両方の検査を実施可能な構成となっている。
て説明する。 実施の形態１．図１は本発明の実施の形態１による半導
体装置を説明するためのブロック図である。図におい
て、図４と同一符号は従来の半導体装置４００と同一の
ものを示し、１００は本実施の形態１の半導体装置であ
り、ＳＦＦ回路，組合せ回路，及び機能マクロ回路をそ
れぞれ複数有し、機能マクロ回路の単体検査とスキャン
パス検査の両方の検査を実施可能な構成となっている。
【００３７】すなわち、この半導体装置１００は、図４
に示す従来の半導体装置４００と同様、機能マクロ回路
１３Ｍ、その前，後段の組合せ回路１２Ｃ，１４Ｃ、機
能マクロ回路の前，後段側のＳＦＦ回路１１Ｆ，１５
Ｆ、及び選択回路１６Ｓを有しており、これらは従来の
半導体装置４００における対応する回路４３Ｍ，４２
Ｃ，４４Ｃ，４１Ｆ，４５Ｆ，及び４６Ｓと全く同一構
成となっている。
に示す従来の半導体装置４００と同様、機能マクロ回路
１３Ｍ、その前，後段の組合せ回路１２Ｃ，１４Ｃ、機
能マクロ回路の前，後段側のＳＦＦ回路１１Ｆ，１５
Ｆ、及び選択回路１６Ｓを有しており、これらは従来の
半導体装置４００における対応する回路４３Ｍ，４２
Ｃ，４４Ｃ，４１Ｆ，４５Ｆ，及び４６Ｓと全く同一構
成となっている。
【００３８】さらに、上記半導体装置１００は、上記各
組合せ回路回路に加えて他の組合せ回路１ＢＣを有し、
該組合せ回路１ＢＣの前段側にはＳＦＦ回路１Ｃが、そ
の後段側にはＳＦＦ回路１８Ｆが設けられており、該組
合せ回路１ＢＣとＳＦＦ回路１８Ｆとの間には、該組合
せ回路１ＢＣの出力と上記選択回路１６Ｓの出力とを切
換制御信号により切り換えて上記ＳＦＦ回路１８Ｆに出
力する選択回路１７Ｓが設けられている。ここで、上記
切換制御信号は、スキャンパス検査モード信号ＳＴＥＳ
Ｔと上記ＳＦＦ回路以外の他のＳＦＦ回路１９Ｆの出力
とを入力とするＡＮＤ回路１ＡＣの出力となっている。
組合せ回路回路に加えて他の組合せ回路１ＢＣを有し、
該組合せ回路１ＢＣの前段側にはＳＦＦ回路１Ｃが、そ
の後段側にはＳＦＦ回路１８Ｆが設けられており、該組
合せ回路１ＢＣとＳＦＦ回路１８Ｆとの間には、該組合
せ回路１ＢＣの出力と上記選択回路１６Ｓの出力とを切
換制御信号により切り換えて上記ＳＦＦ回路１８Ｆに出
力する選択回路１７Ｓが設けられている。ここで、上記
切換制御信号は、スキャンパス検査モード信号ＳＴＥＳ
Ｔと上記ＳＦＦ回路以外の他のＳＦＦ回路１９Ｆの出力
とを入力とするＡＮＤ回路１ＡＣの出力となっている。
【００３９】また、上記半導体装置１００では、上記各
ＳＦＦ回路は、それぞれクロック入力ＣＫ，Ｄ入力，Ｄ
Ｔ入力，Ｑ出力，ＮＱ出力，及びＴ入力を有しており、
該Ｔ入力に供給されるスキャンパス検査制御信号ＴＥに
より、Ｄ入力に供給される信号とＤＴ入力に供給される
信号を選択し、該選択した信号に応じた非反転信号をＱ
出力に、反転信号をＮＱ出力に出力する構成となってい
る。
ＳＦＦ回路は、それぞれクロック入力ＣＫ，Ｄ入力，Ｄ
Ｔ入力，Ｑ出力，ＮＱ出力，及びＴ入力を有しており、
該Ｔ入力に供給されるスキャンパス検査制御信号ＴＥに
より、Ｄ入力に供給される信号とＤＴ入力に供給される
信号を選択し、該選択した信号に応じた非反転信号をＱ
出力に、反転信号をＮＱ出力に出力する構成となってい
る。
【００４０】そして、この半導体装置１００では、スキ
ャンパス検査用入力パッド２１とスキャンパス検査用出
力パッド２２の間で、スキャンパス（スキャンチェー
ン）を構成する複数のＳＦＦ回路が、上記入力パッド２
１側からＳＦＦ回路１１Ｆ，１５Ｆ，１ＣＦ，１８Ｆ，
１９Ｆ，・・・の順序で配列されている。
ャンパス検査用入力パッド２１とスキャンパス検査用出
力パッド２２の間で、スキャンパス（スキャンチェー
ン）を構成する複数のＳＦＦ回路が、上記入力パッド２
１側からＳＦＦ回路１１Ｆ，１５Ｆ，１ＣＦ，１８Ｆ，
１９Ｆ，・・・の順序で配列されている。
【００４１】次に動作について説明する。まず、通常動
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路１６Ｓは組合せ回路１２Ｃの出力を
選択し、さらに選択回路１７Ｓは組合せ回路１ＢＣの出
力を選択することとなり、これにより本半導体装置１０
０は本来の信号処理を行う。
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路１６Ｓは組合せ回路１２Ｃの出力を
選択し、さらに選択回路１７Ｓは組合せ回路１ＢＣの出
力を選択することとなり、これにより本半導体装置１０
０は本来の信号処理を行う。
【００４２】一方、検査モードでは、機能マクロ回路の
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路１６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、上記
選択回路１６Ｓは組合せ回路１２Ｃの出力を選択するこ
ととなる。またスキャンパス検査時には、スキャンパス
検査モード信号ＳＴＥＳＴにより、ＳＦＦ回路１９Ｆの
出力が選択回路１７Ｓの制御信号として有効となり、該
選択回路１７ＳはＳＦＦ回路１９Ｆの出力により、組合
せ回路１ＢＣの出力と上記選択回路１６Ｓの出力のいず
れか一方を選択する。さらにスキャンパス検査時には、
各ＳＦＦ回路のＴ入力に供給されるスキャンパス検査制
御信号ＴＥにより、スキャンパスチェーンが形成される
データシフトモードと、各回路が通常動作時における接
続状態となるデータキャプチャモードとが切換られる。
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路１６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、上記
選択回路１６Ｓは組合せ回路１２Ｃの出力を選択するこ
ととなる。またスキャンパス検査時には、スキャンパス
検査モード信号ＳＴＥＳＴにより、ＳＦＦ回路１９Ｆの
出力が選択回路１７Ｓの制御信号として有効となり、該
選択回路１７ＳはＳＦＦ回路１９Ｆの出力により、組合
せ回路１ＢＣの出力と上記選択回路１６Ｓの出力のいず
れか一方を選択する。さらにスキャンパス検査時には、
各ＳＦＦ回路のＴ入力に供給されるスキャンパス検査制
御信号ＴＥにより、スキャンパスチェーンが形成される
データシフトモードと、各回路が通常動作時における接
続状態となるデータキャプチャモードとが切換られる。
【００４３】つまり、機能マクロ回路の単体検査時に
は、上記入力パッド１１から選択回路１６Ｓ，機能マク
ロ回路１３Ｍを介して出力パッド１２に至る経路Ｋ１１
が形成されるため、検査装置（図示せず）から上記入力
パッド１１にＭＴＰ信号を供給することにより、この信
号に対応した信号が上記出力パッド１２に得られる。従
って、該出力パッド１２に出力される信号を検査装置に
て期待値と比較することにより、上記機能マクロ回路の
単体検査を行うことができる。
は、上記入力パッド１１から選択回路１６Ｓ，機能マク
ロ回路１３Ｍを介して出力パッド１２に至る経路Ｋ１１
が形成されるため、検査装置（図示せず）から上記入力
パッド１１にＭＴＰ信号を供給することにより、この信
号に対応した信号が上記出力パッド１２に得られる。従
って、該出力パッド１２に出力される信号を検査装置に
て期待値と比較することにより、上記機能マクロ回路の
単体検査を行うことができる。
【００４４】また、スキャンパス検査時には、まず、図
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
【００４５】その後、上記各ＳＦＦ回路のＴ入力に供給
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、データキャプチャモードが設定さ
れる。このデータキャプチャモードではＳＦＦ回路では
Ｄ入力が選択されて本半導体装置１００における各回路
は通常動作時の接続状態となるため、各ＳＦＦ回路には
その前段の回路の出力が取り込まれる。
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、データキャプチャモードが設定さ
れる。このデータキャプチャモードではＳＦＦ回路では
Ｄ入力が選択されて本半導体装置１００における各回路
は通常動作時の接続状態となるため、各ＳＦＦ回路には
その前段の回路の出力が取り込まれる。
【００４６】例えば、選択回路１７Ｓが選択回路１６Ｓ
の出力を選択している場合は、ＳＦＦ回路１８Ｆには経
路Ｋ１２を介して組合せ回路１２Ｃの出力が取り込ま
れ、選択回路１７Ｓが組合せ回路１ＢＣの出力を選択し
ている場合は、ＳＦＦ回路１８Ｆには経路Ｋ１３を介し
て上記組合せ回路１ＢＣの出力が取り込まれる。また上
記選択回路１７Ｓが選択回路１６Ｓの出力を選択する
か、あるいは組合せ回路１ＢＣの出力を選択するかは、
ＳＦＦ回路１９Ｆにデータシフトモードにて格納されて
いるデータにより決まる。
の出力を選択している場合は、ＳＦＦ回路１８Ｆには経
路Ｋ１２を介して組合せ回路１２Ｃの出力が取り込ま
れ、選択回路１７Ｓが組合せ回路１ＢＣの出力を選択し
ている場合は、ＳＦＦ回路１８Ｆには経路Ｋ１３を介し
て上記組合せ回路１ＢＣの出力が取り込まれる。また上
記選択回路１７Ｓが選択回路１６Ｓの出力を選択する
か、あるいは組合せ回路１ＢＣの出力を選択するかは、
ＳＦＦ回路１９Ｆにデータシフトモードにて格納されて
いるデータにより決まる。
【００４７】その後、上記Ｔ入力に供給されるスキャン
パス検査制御信号ＴＥの信号レベルが切り替わることに
より、再びデータシフトモードに設定される。この２回
目のデータシフトモードでは、上記各ＳＦＦ回路に格納
されているビットデータを、スキャンチェーンを構成す
るＳＦＦ回路の数だけシフトして、上記出力パッド２２
から出力される。このとき出力パッド２２に出力される
ビットデータを検査装置により期待値と比較することに
より、上記組合せ回路１２Ｃ，１ＢＣの検査を実施する
ことができる。
パス検査制御信号ＴＥの信号レベルが切り替わることに
より、再びデータシフトモードに設定される。この２回
目のデータシフトモードでは、上記各ＳＦＦ回路に格納
されているビットデータを、スキャンチェーンを構成す
るＳＦＦ回路の数だけシフトして、上記出力パッド２２
から出力される。このとき出力パッド２２に出力される
ビットデータを検査装置により期待値と比較することに
より、上記組合せ回路１２Ｃ，１ＢＣの検査を実施する
ことができる。
【００４８】このように実施の形態１では、機能マクロ
回路１３Ｍ、及びその前段の組合せ回路１２Ｃに加え
て、スキャンパスを形成する複数のＳＦＦ回路１１Ｆ，
１５Ｆ，１８Ｆを備えるとともに、上記機能マクロ回路
前段側のＳＦＦ回路１１Ｆの出力が入力される前段組合
せ回路１２Ｃの出力と、その他の組合せ回路１ＢＣの出
力とを切り換えて所定のＳＦＦ回路１８Ｆに出力する選
択回路１７Ｓを備えたので、機能マクロ回路１３Ｍとそ
の前段の組合せ回路１２Ｃとの間に検査用ＳＦＦ回路を
設けることなく、上記組合せ回路１２Ｃのスキャンパス
検査を実施できる。これにより構成回路を検査するため
の検査用回路の増大を抑え、かつ検査用回路による動作
タイミングの変化を考慮した特別なタイミング設計を不
要とし、しかもスキャンパス検査を故障検出率の高いも
のとすることができる。
回路１３Ｍ、及びその前段の組合せ回路１２Ｃに加え
て、スキャンパスを形成する複数のＳＦＦ回路１１Ｆ，
１５Ｆ，１８Ｆを備えるとともに、上記機能マクロ回路
前段側のＳＦＦ回路１１Ｆの出力が入力される前段組合
せ回路１２Ｃの出力と、その他の組合せ回路１ＢＣの出
力とを切り換えて所定のＳＦＦ回路１８Ｆに出力する選
択回路１７Ｓを備えたので、機能マクロ回路１３Ｍとそ
の前段の組合せ回路１２Ｃとの間に検査用ＳＦＦ回路を
設けることなく、上記組合せ回路１２Ｃのスキャンパス
検査を実施できる。これにより構成回路を検査するため
の検査用回路の増大を抑え、かつ検査用回路による動作
タイミングの変化を考慮した特別なタイミング設計を不
要とし、しかもスキャンパス検査を故障検出率の高いも
のとすることができる。
【００４９】また、上記選択回路１７Ｓを、ＳＦＦ回路
１９Ｆの出力とスキャンパス検査モード信号ＳＴＥＳＴ
との論理積により、組合せ回路１２Ｃの出力と組合せ回
路１ＢＣの出力のいずれかを選択するようにしたので、
ＳＰＴ信号のパターン設定により上記選択回路１７Ｓが
経路Ｋ１２と経路Ｋ１３を自動的に切り換えることとな
り、これにより組合せ回路１２Ｃと１ＢＣの検査を一連
のスキャンパス検査にて連続して行うことができる。
１９Ｆの出力とスキャンパス検査モード信号ＳＴＥＳＴ
との論理積により、組合せ回路１２Ｃの出力と組合せ回
路１ＢＣの出力のいずれかを選択するようにしたので、
ＳＰＴ信号のパターン設定により上記選択回路１７Ｓが
経路Ｋ１２と経路Ｋ１３を自動的に切り換えることとな
り、これにより組合せ回路１２Ｃと１ＢＣの検査を一連
のスキャンパス検査にて連続して行うことができる。
【００５０】実施の形態２．図２は本発明の実施の形態
２による半導体装置を説明するためのブロック図であ
る。図において、図４と同一符号は従来の半導体装置４
００と同一のものを示し、２００は本実施の形態２の半
導体装置であり、ＳＦＦ回路，組合せ回路，及び機能マ
クロ回路をそれぞれ複数有し、機能マクロ回路の単体検
査とスキャンパス検査の両方の検査を実施可能な構成と
なっている。
２による半導体装置を説明するためのブロック図であ
る。図において、図４と同一符号は従来の半導体装置４
００と同一のものを示し、２００は本実施の形態２の半
導体装置であり、ＳＦＦ回路，組合せ回路，及び機能マ
クロ回路をそれぞれ複数有し、機能マクロ回路の単体検
査とスキャンパス検査の両方の検査を実施可能な構成と
なっている。
【００５１】すなわち、この半導体装置２００は、図４
に示す従来の半導体装置４００と同様、機能マクロ回路
２３Ｍ、その前，後段の組合せ回路２２Ｃ，２４Ｃ、機
能マクロ回路の前，後段側のＳＦＦ回路２１Ｆ，２５
Ｆ、及び選択回路２６Ｓを有しており、これらは従来の
半導体装置４００における対応する回路４３Ｍ，４２
Ｃ，４４Ｃ，４１Ｆ，４５Ｆ，及び４６Ｓと全く同一構
成となっている。
に示す従来の半導体装置４００と同様、機能マクロ回路
２３Ｍ、その前，後段の組合せ回路２２Ｃ，２４Ｃ、機
能マクロ回路の前，後段側のＳＦＦ回路２１Ｆ，２５
Ｆ、及び選択回路２６Ｓを有しており、これらは従来の
半導体装置４００における対応する回路４３Ｍ，４２
Ｃ，４４Ｃ，４１Ｆ，４５Ｆ，及び４６Ｓと全く同一構
成となっている。
【００５２】さらに、上記半導体装置２００では、上記
組合せ回路２４Ｃと機能マクロ回路２３Ｍとの間に、該
機能マクロ回路２３Ｍの出力と上記ＳＦＦ回路以外のＳ
ＦＦ回路２８Ｆの出力とを／ＳＴＥＳＴ信号（スキャン
パス検査モード信号ＳＴＥＳＴの反転信号）により切り
換えて上記組合せ回路２４Ｃに出力する選択回路２７Ｓ
が設けられている。
組合せ回路２４Ｃと機能マクロ回路２３Ｍとの間に、該
機能マクロ回路２３Ｍの出力と上記ＳＦＦ回路以外のＳ
ＦＦ回路２８Ｆの出力とを／ＳＴＥＳＴ信号（スキャン
パス検査モード信号ＳＴＥＳＴの反転信号）により切り
換えて上記組合せ回路２４Ｃに出力する選択回路２７Ｓ
が設けられている。
【００５３】また、上記半導体装置２００では、上記各
ＳＦＦ回路は、それぞれクロック入力ＣＫ，Ｄ入力，Ｄ
Ｔ入力，Ｑ出力，ＮＱ出力，及びＴ入力を有しており、
該Ｔ入力に供給されるスキャンパス検査制御信号ＴＥに
より、Ｄ入力に供給される信号とＤＴ入力に供給される
信号を選択し、該選択した信号に応じた非反転信号をＱ
出力に、反転信号をＮＱ出力に出力する構成となってい
る。
ＳＦＦ回路は、それぞれクロック入力ＣＫ，Ｄ入力，Ｄ
Ｔ入力，Ｑ出力，ＮＱ出力，及びＴ入力を有しており、
該Ｔ入力に供給されるスキャンパス検査制御信号ＴＥに
より、Ｄ入力に供給される信号とＤＴ入力に供給される
信号を選択し、該選択した信号に応じた非反転信号をＱ
出力に、反転信号をＮＱ出力に出力する構成となってい
る。
【００５４】そして、この半導体装置２００では、単体
検査用出力パッド１２は、上記選択回路２７Ｓの出力に
接続されており、また、スキャンパス検査用入力パッド
２１と該スキャンパス検査用出力パッド２２の間で、ス
キャンパス（スキャンチェーン）を構成する複数のＳＦ
Ｆ回路が、上記入力パッド２１側からＳＦＦ回路２１
Ｆ，２５Ｆ，２８Ｆ，・・・の順序で配列されている。
検査用出力パッド１２は、上記選択回路２７Ｓの出力に
接続されており、また、スキャンパス検査用入力パッド
２１と該スキャンパス検査用出力パッド２２の間で、ス
キャンパス（スキャンチェーン）を構成する複数のＳＦ
Ｆ回路が、上記入力パッド２１側からＳＦＦ回路２１
Ｆ，２５Ｆ，２８Ｆ，・・・の順序で配列されている。
【００５５】次に動作について説明する。まず、通常動
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路２６Ｓは組合せ回路２２Ｃの出力を
選択し、さらに選択回路２７Ｓは機能マクロ回路２３Ｍ
の出力を選択することとなり、これにより本半導体装置
２００は本来の信号処理を行う。
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路２６Ｓは組合せ回路２２Ｃの出力を
選択し、さらに選択回路２７Ｓは機能マクロ回路２３Ｍ
の出力を選択することとなり、これにより本半導体装置
２００は本来の信号処理を行う。
【００５６】一方、検査モードでは、機能マクロ回路の
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路２６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、／Ｓ
ＴＳＥＴ信号により上記選択回路２７ＳはＳＦＦ回路２
８Ｆの出力を選択することとなる。なお、この選択回路
２７Ｓは、／ＳＴＳＥＴ信号が入力されていない状態で
は、常に機能マクロ回路２３Ｍの出力を選択するように
なっている。さらにスキャンパス検査時には、各ＳＦＦ
回路のＴ入力に供給されるモード信号により、スキャン
パスチェーンが形成されるデータシフトモードと、各回
路が通常動作時における接続状態となるデータキャプチ
ャモードとが切換られる。
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路２６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、／Ｓ
ＴＳＥＴ信号により上記選択回路２７ＳはＳＦＦ回路２
８Ｆの出力を選択することとなる。なお、この選択回路
２７Ｓは、／ＳＴＳＥＴ信号が入力されていない状態で
は、常に機能マクロ回路２３Ｍの出力を選択するように
なっている。さらにスキャンパス検査時には、各ＳＦＦ
回路のＴ入力に供給されるモード信号により、スキャン
パスチェーンが形成されるデータシフトモードと、各回
路が通常動作時における接続状態となるデータキャプチ
ャモードとが切換られる。
【００５７】つまり、機能マクロ回路の単体検査時に
は、上記入力パッド１１から選択回路２６Ｓ，機能マク
ロ回路２３Ｍ，選択回路２７Ｓを介して出力パッド１２
に至る経路Ｋ２１が形成されるため、検査装置（図示せ
ず）から上記入力パッド１１にＭＴＰ信号を供給するこ
とにより、このＭＴＰ信号に対応した信号が上記出力パ
ッド１２に得られる。従って、該出力パッド１２に出力
される信号を検査装置にて期待値と比較することによ
り、上記機能マクロ回路の検査を行うことができる。
は、上記入力パッド１１から選択回路２６Ｓ，機能マク
ロ回路２３Ｍ，選択回路２７Ｓを介して出力パッド１２
に至る経路Ｋ２１が形成されるため、検査装置（図示せ
ず）から上記入力パッド１１にＭＴＰ信号を供給するこ
とにより、このＭＴＰ信号に対応した信号が上記出力パ
ッド１２に得られる。従って、該出力パッド１２に出力
される信号を検査装置にて期待値と比較することによ
り、上記機能マクロ回路の検査を行うことができる。
【００５８】また、スキャンパス検査時には、まず、図
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
【００５９】その後、上記各ＳＦＦ回路のＴ入力に供給
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、キャプチャモードが設定される。
このキャプチャモードでは各ＳＦＦ回路にてＤ入力が選
択されて半導体装置における各回路は通常動作時の接続
状態となるため、各ＳＦＦ回路にはその前段の回路の出
力が取り込まれる。例えば、ＳＦＦ回路２５Ｆには経路
Ｋ２２を介して組合せ回路２４Ｃの出力が取り込まれ
る。
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、キャプチャモードが設定される。
このキャプチャモードでは各ＳＦＦ回路にてＤ入力が選
択されて半導体装置における各回路は通常動作時の接続
状態となるため、各ＳＦＦ回路にはその前段の回路の出
力が取り込まれる。例えば、ＳＦＦ回路２５Ｆには経路
Ｋ２２を介して組合せ回路２４Ｃの出力が取り込まれ
る。
【００６０】その後、上記各ＳＦＦ回路のＴ入力に供給
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、再びデータシフトモードに設定さ
れる。この２回目のデータシフトモードでは、上記各Ｓ
ＦＦ回路に格納されているビットデータを、スキャンチ
ェーンを構成するＳＦＦ回路の数だけシフトして、上記
出力パッド２２から出力する。このとき出力パッド２２
に出力されるビットデータを検査装置により期待値と比
較することにより、上記組合せ回路２４Ｃの検査を実施
することができる。
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、再びデータシフトモードに設定さ
れる。この２回目のデータシフトモードでは、上記各Ｓ
ＦＦ回路に格納されているビットデータを、スキャンチ
ェーンを構成するＳＦＦ回路の数だけシフトして、上記
出力パッド２２から出力する。このとき出力パッド２２
に出力されるビットデータを検査装置により期待値と比
較することにより、上記組合せ回路２４Ｃの検査を実施
することができる。
【００６１】このように本実施の形態２では、機能マク
ロ回路２３Ｍ、及びその後段の組合せ回路２４Ｃに加え
て、スキャンパスを形成する複数のＳＦＦ回路２１Ｆ，
２５Ｆ，２８Ｆを備えるとともに、上記ＳＦＦ回路２８
Ｆの出力と機能マクロ回路２３Ｍの出力とを切り換える
選択回路２７Ｓを備え、該選択回路２７Ｓの出力を、後
段側にＳＦＦ回路２５Ｆが接続されている上記組合せ回
路２４Ｃに出力するようにしたので、機能マクロ回路２
３Ｍとその後段の組合せ回路２４Ｃとの間に検査用ＳＦ
Ｆ回路を設けることなく、上記組合せ回路２４Ｃのスキ
ャンパス検査を実施できる。これにより構成回路を検査
するための検査用回路の増大を抑え、かつ検査用回路に
よる動作タイミングの変化を考慮した特別なタイミング
設計を不要とし、しかもスキャンパス検査を故障検出率
の高いものとすることができる。
ロ回路２３Ｍ、及びその後段の組合せ回路２４Ｃに加え
て、スキャンパスを形成する複数のＳＦＦ回路２１Ｆ，
２５Ｆ，２８Ｆを備えるとともに、上記ＳＦＦ回路２８
Ｆの出力と機能マクロ回路２３Ｍの出力とを切り換える
選択回路２７Ｓを備え、該選択回路２７Ｓの出力を、後
段側にＳＦＦ回路２５Ｆが接続されている上記組合せ回
路２４Ｃに出力するようにしたので、機能マクロ回路２
３Ｍとその後段の組合せ回路２４Ｃとの間に検査用ＳＦ
Ｆ回路を設けることなく、上記組合せ回路２４Ｃのスキ
ャンパス検査を実施できる。これにより構成回路を検査
するための検査用回路の増大を抑え、かつ検査用回路に
よる動作タイミングの変化を考慮した特別なタイミング
設計を不要とし、しかもスキャンパス検査を故障検出率
の高いものとすることができる。
【００６２】実施の形態３．図３は本発明の実施の形態
３による半導体装置を説明するためのブロック図であ
る。図において、３００は本実施の形態３の半導体装置
であり、図１に示す実施の形態１の半導体装置１００の
構成と、図２に示す実施の形態２の半導体装置２００の
構成を組み合わせたものであり、上記各実施の形態の半
導体装置と同様、ＳＦＦ回路，組合せ回路，及び機能マ
クロ回路をそれぞれ複数有し、機能マクロ回路の単体検
査とスキャンパス検査の両方の検査を実施可能な構成と
なっている。
３による半導体装置を説明するためのブロック図であ
る。図において、３００は本実施の形態３の半導体装置
であり、図１に示す実施の形態１の半導体装置１００の
構成と、図２に示す実施の形態２の半導体装置２００の
構成を組み合わせたものであり、上記各実施の形態の半
導体装置と同様、ＳＦＦ回路，組合せ回路，及び機能マ
クロ回路をそれぞれ複数有し、機能マクロ回路の単体検
査とスキャンパス検査の両方の検査を実施可能な構成と
なっている。
【００６３】すなわち、この半導体装置３００は、図１
に示す半導体装置１００と同様、機能マクロ回路３３
Ｍ、組合せ回路３２Ｃ，３４Ｃ，３ＢＣ、ＳＦＦ回路３
１Ｆ，３５Ｆ，３ＣＦ，３８Ｆ，３９Ｆ、選択回路３６
Ｓ，３７Ｓ、及びＡＮＤ回路３ＡＣを有しており、これ
らは実施の形態１の半導体装置１００における機能マク
ロ回路１３Ｍ、組合せ回路１２Ｃ，１４Ｃ，１ＢＣ、Ｓ
ＦＦ回路１１Ｆ，１５Ｆ，１ＣＦ，１８Ｆ，１９Ｆ、選
択回路１６Ｓ，１７Ｓ、及びＡＮＤ回路１ＡＣと全く同
一構成となっており、またこの半導体装置３００は、図
２に示す半導体装置２００における選択回路２７Ｓ及び
ＳＦＦ回路２８Ｆに相当する選択回路３ＥＳ及びＳＦＦ
回路３ＦＦを有している。
に示す半導体装置１００と同様、機能マクロ回路３３
Ｍ、組合せ回路３２Ｃ，３４Ｃ，３ＢＣ、ＳＦＦ回路３
１Ｆ，３５Ｆ，３ＣＦ，３８Ｆ，３９Ｆ、選択回路３６
Ｓ，３７Ｓ、及びＡＮＤ回路３ＡＣを有しており、これ
らは実施の形態１の半導体装置１００における機能マク
ロ回路１３Ｍ、組合せ回路１２Ｃ，１４Ｃ，１ＢＣ、Ｓ
ＦＦ回路１１Ｆ，１５Ｆ，１ＣＦ，１８Ｆ，１９Ｆ、選
択回路１６Ｓ，１７Ｓ、及びＡＮＤ回路１ＡＣと全く同
一構成となっており、またこの半導体装置３００は、図
２に示す半導体装置２００における選択回路２７Ｓ及び
ＳＦＦ回路２８Ｆに相当する選択回路３ＥＳ及びＳＦＦ
回路３ＦＦを有している。
【００６４】さらにこの半導体装置３００では、上記選
択回路３ＥＳには制御信号として、スキャンパス検査モ
ード信号ＳＴＥＳＴを入力とするインバータ３ＤＣの出
力（／ＳＴＥＳＴ信号）を供給するようにしている。
択回路３ＥＳには制御信号として、スキャンパス検査モ
ード信号ＳＴＥＳＴを入力とするインバータ３ＤＣの出
力（／ＳＴＥＳＴ信号）を供給するようにしている。
【００６５】そして、この半導体装置３００では、単体
検査用出力パッド１２は上記選択回路３ＥＳの出力に接
続されており、また、スキャンパス検査用入力パッド２
１とスキャンパス検査用出力パッド２２の間で、スキャ
ンパス（スキャンチェーン）を構成する複数のＳＦＦ回
路が、上記入力パッド２１側からＳＦＦ回路３１Ｆ，３
５Ｆ，３ＦＦ，３ＣＦ，３８Ｆ，３９Ｆ，・・・の順序
で配列されている。
検査用出力パッド１２は上記選択回路３ＥＳの出力に接
続されており、また、スキャンパス検査用入力パッド２
１とスキャンパス検査用出力パッド２２の間で、スキャ
ンパス（スキャンチェーン）を構成する複数のＳＦＦ回
路が、上記入力パッド２１側からＳＦＦ回路３１Ｆ，３
５Ｆ，３ＦＦ，３ＣＦ，３８Ｆ，３９Ｆ，・・・の順序
で配列されている。
【００６６】次に動作について説明する。まず、通常動
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路３６Ｓは組合せ回路３２Ｃの出力を
選択し、また選択回路３７Ｓは組合せ回路３ＢＣの出力
を選択し、選択回路３ＥＳは機能マクロ回路３３Ｍの出
力を選択することとなり、これにより本半導体装置３０
０は本来の信号処理を行う。
作モードでは、各ＳＦＦ回路はＤ入力に入力される信号
を選択し、選択回路３６Ｓは組合せ回路３２Ｃの出力を
選択し、また選択回路３７Ｓは組合せ回路３ＢＣの出力
を選択し、選択回路３ＥＳは機能マクロ回路３３Ｍの出
力を選択することとなり、これにより本半導体装置３０
０は本来の信号処理を行う。
【００６７】一方、検査モードでは、機能マクロ回路の
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路３６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、上記
選択回路３６Ｓは組合せ回路３２Ｃの出力を選択するこ
ととなる。なお、この選択回路３ＥＳは、／ＳＴＳＥＴ
信号が入力されていない状態では、常に機能マクロ回路
３３Ｍの出力を選択するようになっている。またスキャ
ンパス検査時には、スキャンパス検査モード信号ＳＴＥ
ＳＴにより、ＳＦＦ回路３９Ｆの出力が選択回路３７Ｓ
の制御信号として有効となり、該選択回路３７ＳはＳＦ
Ｆ回路３９Ｆの出力により、組合せ回路３ＢＣの出力と
上記選択回路３６Ｓの出力のいずれか一方を選択する。
さらにインバータ３ＤＣの出力である／ＳＴＳＥＴ信号
により上記選択回路３ＥＳはＳＦＦ回路３ＦＦの出力を
選択することとなる。そしてこのスキャンパス検査時に
は、各ＳＦＦ回路のＴ入力に供給されるスキャンパス検
査制御信号ＴＥにより、スキャンパスチェーンが形成さ
れるデータシフトモードと、各回路が通常動作時におけ
る接続状態となるデータキャプチャモードとが切換られ
る。
単体検査時には、単体検査モード信号ＭＴＥＳＴにより
選択回路３６Ｓが単体検査用入力パッド１１からの信号
を選択することとなり、スキャンパス検査時には、上記
選択回路３６Ｓは組合せ回路３２Ｃの出力を選択するこ
ととなる。なお、この選択回路３ＥＳは、／ＳＴＳＥＴ
信号が入力されていない状態では、常に機能マクロ回路
３３Ｍの出力を選択するようになっている。またスキャ
ンパス検査時には、スキャンパス検査モード信号ＳＴＥ
ＳＴにより、ＳＦＦ回路３９Ｆの出力が選択回路３７Ｓ
の制御信号として有効となり、該選択回路３７ＳはＳＦ
Ｆ回路３９Ｆの出力により、組合せ回路３ＢＣの出力と
上記選択回路３６Ｓの出力のいずれか一方を選択する。
さらにインバータ３ＤＣの出力である／ＳＴＳＥＴ信号
により上記選択回路３ＥＳはＳＦＦ回路３ＦＦの出力を
選択することとなる。そしてこのスキャンパス検査時に
は、各ＳＦＦ回路のＴ入力に供給されるスキャンパス検
査制御信号ＴＥにより、スキャンパスチェーンが形成さ
れるデータシフトモードと、各回路が通常動作時におけ
る接続状態となるデータキャプチャモードとが切換られ
る。
【００６８】つまり、機能マクロ回路の単体検査時に
は、上記入力パッド１１から選択回路３６Ｓ，機能マク
ロ回路３３Ｍ，選択回路３ＥＳを介して出力パッド１２
に至る経路Ｋ３１が形成されるため、検査装置（図示せ
ず）から上記入力パッド１１にＭＴＰ信号を供給するこ
とにより、この信号に対応した信号が上記出力パッド１
２に得られる。従って、該出力パッド１２に出力される
信号を検査装置にて期待値と比較することにより、上記
機能マクロ回路の単体検査を行うことができる。
は、上記入力パッド１１から選択回路３６Ｓ，機能マク
ロ回路３３Ｍ，選択回路３ＥＳを介して出力パッド１２
に至る経路Ｋ３１が形成されるため、検査装置（図示せ
ず）から上記入力パッド１１にＭＴＰ信号を供給するこ
とにより、この信号に対応した信号が上記出力パッド１
２に得られる。従って、該出力パッド１２に出力される
信号を検査装置にて期待値と比較することにより、上記
機能マクロ回路の単体検査を行うことができる。
【００６９】また、スキャンパス検査時には、まず、図
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
５に示す従来の半導体装置５００の動作にて説明したよ
うに、データシフトモードにて上記入力パッド２１から
供給されるＳＴＰ信号の各ビットデータが、スキャンチ
ェーンを構成する各ＳＦＦ回路に格納される。
【００７０】その後、上記各ＳＦＦ回路のＴ入力に供給
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、キャプチャモードが設定される。
このキャプチャモードではＳＦＦ回路ではＤ入力が選択
されて半導体装置における各回路は通常動作時の接続状
態となるため、各ＳＦＦ回路にはその前段の回路の出力
が取り込まれる。
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、キャプチャモードが設定される。
このキャプチャモードではＳＦＦ回路ではＤ入力が選択
されて半導体装置における各回路は通常動作時の接続状
態となるため、各ＳＦＦ回路にはその前段の回路の出力
が取り込まれる。
【００７１】例えば、選択回路３７Ｓが選択回路３６Ｓ
の出力を選択している場合は、ＳＦＦ回路３８Ｆには経
路Ｋ３２を介して組合せ回路３２Ｃの出力が取り込ま
れ、選択回路３７Ｓが組合せ回路３ＢＣの出力を選択し
ている場合は、ＳＦＦ回路３８Ｆには経路Ｋ３３を介し
て上記組合せ回路３ＢＣの出力が取り込まれる。また上
記選択回路３７Ｓが選択回路３６Ｓの出力を選択する
か、あるいは組合せ回路３ＢＣの出力を選択するかは、
ＳＦＦ回路３９Ｆにデータシフトモードにて格納されて
いるデータにより決まる。また、ＳＦＦ回路３５Ｆには
経路Ｋ３４を介して組合せ回路３４Ｃの出力が取り込ま
れる。
の出力を選択している場合は、ＳＦＦ回路３８Ｆには経
路Ｋ３２を介して組合せ回路３２Ｃの出力が取り込ま
れ、選択回路３７Ｓが組合せ回路３ＢＣの出力を選択し
ている場合は、ＳＦＦ回路３８Ｆには経路Ｋ３３を介し
て上記組合せ回路３ＢＣの出力が取り込まれる。また上
記選択回路３７Ｓが選択回路３６Ｓの出力を選択する
か、あるいは組合せ回路３ＢＣの出力を選択するかは、
ＳＦＦ回路３９Ｆにデータシフトモードにて格納されて
いるデータにより決まる。また、ＳＦＦ回路３５Ｆには
経路Ｋ３４を介して組合せ回路３４Ｃの出力が取り込ま
れる。
【００７２】その後、上記各ＳＦＦ回路のＴ入力に供給
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、再びデータシフトモードに設定さ
れる。この２回目のデータシフトモードでは、上記各Ｓ
ＦＦ回路に格納されているビットデータを、スキャンチ
ェーンを構成するＳＦＦ回路の数だけシフトして、上記
出力パッド２２から出力する。このとき出力パッド２２
に出力されるビットデータを検査装置により期待値と比
較することにより、上記組合せ回路３２Ｃ，３ＢＣ，３
４Ｃの検査を実施することができる。
されるスキャンパス検査制御信号ＴＥの信号レベルが切
り替わることにより、再びデータシフトモードに設定さ
れる。この２回目のデータシフトモードでは、上記各Ｓ
ＦＦ回路に格納されているビットデータを、スキャンチ
ェーンを構成するＳＦＦ回路の数だけシフトして、上記
出力パッド２２から出力する。このとき出力パッド２２
に出力されるビットデータを検査装置により期待値と比
較することにより、上記組合せ回路３２Ｃ，３ＢＣ，３
４Ｃの検査を実施することができる。
【００７３】このように実施の形態３では、機能マクロ
回路３３Ｍ、及びその前，後段の組合せ回路３２Ｃ，３
４Ｃに加えて、スキャンパスを形成する複数のＳＦＦ回
路３１Ｆ，３５Ｆ，３８Ｆを備えるとともに、上記機能
マクロ回路前段側のＳＦＦ回路３１Ｆの出力が入力され
る前段組合せ回路３２Ｃの出力と、その他の組合せ回路
３ＢＣの出力とを切り換えて所定のＳＦＦ回路３８Ｆに
出力する選択回路３７Ｓを備え、かつ上記ＳＦＦ回路３
ＦＦの出力と機能マクロ回路３３Ｍの出力とを切り換え
る選択回路３ＥＳを備え、該選択回路３ＥＳの出力を、
後段側にＳＦＦ回路３５Ｆが接続されている上記組合せ
回路３４Ｃに出力するようにしたので、機能マクロ回路
３３Ｍとその前，後段の組合せ回路３２Ｃ，３４Ｃとの
間に検査用ＳＦＦ回路を設けることなく、上記組合せ回
路３２Ｃ，３４Ｃのスキャンパス検査を実施できる。こ
れにより構成回路を検査するための検査用回路の増大を
抑え、かつ検査用回路による動作タイミングの変化を考
慮した特別なタイミング設計を不要とし、しかもスキャ
ンパス検査を故障検出率の高いものとすることができ
る。
回路３３Ｍ、及びその前，後段の組合せ回路３２Ｃ，３
４Ｃに加えて、スキャンパスを形成する複数のＳＦＦ回
路３１Ｆ，３５Ｆ，３８Ｆを備えるとともに、上記機能
マクロ回路前段側のＳＦＦ回路３１Ｆの出力が入力され
る前段組合せ回路３２Ｃの出力と、その他の組合せ回路
３ＢＣの出力とを切り換えて所定のＳＦＦ回路３８Ｆに
出力する選択回路３７Ｓを備え、かつ上記ＳＦＦ回路３
ＦＦの出力と機能マクロ回路３３Ｍの出力とを切り換え
る選択回路３ＥＳを備え、該選択回路３ＥＳの出力を、
後段側にＳＦＦ回路３５Ｆが接続されている上記組合せ
回路３４Ｃに出力するようにしたので、機能マクロ回路
３３Ｍとその前，後段の組合せ回路３２Ｃ，３４Ｃとの
間に検査用ＳＦＦ回路を設けることなく、上記組合せ回
路３２Ｃ，３４Ｃのスキャンパス検査を実施できる。こ
れにより構成回路を検査するための検査用回路の増大を
抑え、かつ検査用回路による動作タイミングの変化を考
慮した特別なタイミング設計を不要とし、しかもスキャ
ンパス検査を故障検出率の高いものとすることができ
る。
【００７４】また、上記選択回路３７Ｓを、ＳＦＦ回路
３９Ｆの出力とＳＴＥＳＴ信号との論理積により、組合
せ回路３２Ｃの出力と組合せ回路３ＢＣの出力のいずれ
かを選択するようにしたので、ＳＰＴ信号パターンの設
定により上記選択回路３７Ｓが経路Ｋ３２と経路Ｋ３３
を自動的に切り換えることとなり、これにより組合せ回
路３２Ｃと３ＢＣの検査を一連のスキャンパス検査にて
連続して行うことができる効果もある。
３９Ｆの出力とＳＴＥＳＴ信号との論理積により、組合
せ回路３２Ｃの出力と組合せ回路３ＢＣの出力のいずれ
かを選択するようにしたので、ＳＰＴ信号パターンの設
定により上記選択回路３７Ｓが経路Ｋ３２と経路Ｋ３３
を自動的に切り換えることとなり、これにより組合せ回
路３２Ｃと３ＢＣの検査を一連のスキャンパス検査にて
連続して行うことができる効果もある。
【００７５】なお、上記各実施の形態では、スキャンパ
スを形成するＳＦＦ回路を特定して示したが、スキャン
パスの経路は上記実施の形態のものに限らず、半導体装
置に搭載されたＳＦＦ回路により適宜所定のスキャンチ
ェーンを形成することができる。
スを形成するＳＦＦ回路を特定して示したが、スキャン
パスの経路は上記実施の形態のものに限らず、半導体装
置に搭載されたＳＦＦ回路により適宜所定のスキャンチ
ェーンを形成することができる。
【００７６】例えば、スキャンパス検査におけるキャプ
チャモードで、あるＳＦＦ回路から組合せ回路等に検査
信号が出力され、再び同じＳＦＦ回路に信号が保持され
るような構成とすることも可能である。ただし、形成す
るスキャンパスチェーンに対応した検査信号パターンを
設定することが必要である。
チャモードで、あるＳＦＦ回路から組合せ回路等に検査
信号が出力され、再び同じＳＦＦ回路に信号が保持され
るような構成とすることも可能である。ただし、形成す
るスキャンパスチェーンに対応した検査信号パターンを
設定することが必要である。
【００７７】
【発明の効果】以上のように、この発明（請求項１）に
係る半導体装置によれば、機能回路と複数の順序回路を
備え、該複数の順序回路により、スキャンパス検査用信
号を通過させるためのスキャンパスを形成可能に構成す
るとともに、該機能回路の前段に設けられた、上記複数
の順序回路のうちの、上記機能回路前段側の順序回路の
出力が入力される前段組合せ回路の出力と、該前段組合
せ回路以外の所定の組合せ回路の出力とを制御信号に基
づいて切り換える信号切換手段を備え、該信号切換手段
の出力を上記複数の順序回路のうちのいずれか１つの順
序回路に出力するようにしたので、機能回路とその前段
の組合せ回路との間に検査用の順序回路を設けることな
く、該組合せ回路のスキャンパス検査が実施可能とな
る。これにより、構成回路を検査するための検査用回路
の増大を抑え、かつ検査用回路による動作タイミングの
変化を考慮した特別なタイミング設計を不要とすること
ができ、しかもスキャンパス検査を故障検出率の高いも
のとできる効果がある。
係る半導体装置によれば、機能回路と複数の順序回路を
備え、該複数の順序回路により、スキャンパス検査用信
号を通過させるためのスキャンパスを形成可能に構成す
るとともに、該機能回路の前段に設けられた、上記複数
の順序回路のうちの、上記機能回路前段側の順序回路の
出力が入力される前段組合せ回路の出力と、該前段組合
せ回路以外の所定の組合せ回路の出力とを制御信号に基
づいて切り換える信号切換手段を備え、該信号切換手段
の出力を上記複数の順序回路のうちのいずれか１つの順
序回路に出力するようにしたので、機能回路とその前段
の組合せ回路との間に検査用の順序回路を設けることな
く、該組合せ回路のスキャンパス検査が実施可能とな
る。これにより、構成回路を検査するための検査用回路
の増大を抑え、かつ検査用回路による動作タイミングの
変化を考慮した特別なタイミング設計を不要とすること
ができ、しかもスキャンパス検査を故障検出率の高いも
のとできる効果がある。
【００７８】この発明（請求項２）によれば、請求項１
記載の半導体装置において、上記信号切換手段を、上記
複数の順序回路のうちのいずれかの順序回路の出力と上
記制御信号との論理積に基づいて、上記前段組合せ回路
の出力と該前段組合せ回路以外の上記所定の組合せ回路
の出力との切り換えを行うよう構成としたので、スキャ
ンパス検査用信号のテストパターンによって、検査対象
となる組合せ回路を切り換えることができ、これにより
複数の組合せ回路の検査を自動的に行うことができる効
果がある。
記載の半導体装置において、上記信号切換手段を、上記
複数の順序回路のうちのいずれかの順序回路の出力と上
記制御信号との論理積に基づいて、上記前段組合せ回路
の出力と該前段組合せ回路以外の上記所定の組合せ回路
の出力との切り換えを行うよう構成としたので、スキャ
ンパス検査用信号のテストパターンによって、検査対象
となる組合せ回路を切り換えることができ、これにより
複数の組合せ回路の検査を自動的に行うことができる効
果がある。
【００７９】この発明（請求項３）に係る半導体装置に
よれば、機能回路と複数の順序回路を備え、該複数の順
序回路により、スキャンパス検査用信号を通過させるた
めのスキャンパスを形成可能に構成するとともに、該機
能回路の後段に設けられ、上記複数の順序回路のうち
の、上記機能回路後段側の順序回路に論理信号を出力す
る後段組合せ回路と、上記機能回路の出力と上記複数の
順序回路のうちのいずれか１つの順序回路の出力とを制
御信号に基づいて切り換えて上記後段組合せ回路に出力
する信号切換手段とを備えたので、機能回路とその後段
の組合せ回路との間に検査用の順序回路を設けることな
く、該組合せ回路のスキャンパス検査が実施可能とな
る。これにより、構成回路を検査するための検査用回路
の増大を抑え、かつ検査用回路による動作タイミングの
変化を考慮した特別なタイミング設計を不要とすること
ができ、しかもスキャンパス検査を故障検出率の高いも
のとできる効果がある。
よれば、機能回路と複数の順序回路を備え、該複数の順
序回路により、スキャンパス検査用信号を通過させるた
めのスキャンパスを形成可能に構成するとともに、該機
能回路の後段に設けられ、上記複数の順序回路のうち
の、上記機能回路後段側の順序回路に論理信号を出力す
る後段組合せ回路と、上記機能回路の出力と上記複数の
順序回路のうちのいずれか１つの順序回路の出力とを制
御信号に基づいて切り換えて上記後段組合せ回路に出力
する信号切換手段とを備えたので、機能回路とその後段
の組合せ回路との間に検査用の順序回路を設けることな
く、該組合せ回路のスキャンパス検査が実施可能とな
る。これにより、構成回路を検査するための検査用回路
の増大を抑え、かつ検査用回路による動作タイミングの
変化を考慮した特別なタイミング設計を不要とすること
ができ、しかもスキャンパス検査を故障検出率の高いも
のとできる効果がある。
【００８０】この発明（請求項４）に係る半導体装置よ
れば、機能回路及びその前，後段の組合せ回路ととも
に、スキャンパス検査用信号の通過させるためのスキャ
ンパスを形成可能な複数の順序回路を備え、上記機能回
路前段側の順序回路の出力を機能回路前段の組合せ回路
の入力とし、機能回路後段の組合せ回路の出力を機能回
路後段側の順序回路の入力とするとともに、該前段組合
せ回路の出力と、上記組合せ回路以外の組合せ回路の出
力とを切り換えて所定の順序回路に出力する第１の信号
切換手段と、上記機能回路の出力と上記いずれかの順序
回路の出力とを切り換えて上記後段組合せ回路に出力す
る第２の信号切換手段とを備えたので、機能回路とその
前，後段の組合せ回路との間に検査用の順序回路を設け
ることなく、該組合せ回路のスキャンパス検査が実施可
能となる。これにより、構成回路を検査するための検査
用回路の増大を抑え、かつ検査用回路による動作タイミ
ングの変化を考慮した特別なタイミング設計を不要とす
ることができ、しかもスキャンパス検査を故障検出率の
高いものとできる効果がある。
れば、機能回路及びその前，後段の組合せ回路ととも
に、スキャンパス検査用信号の通過させるためのスキャ
ンパスを形成可能な複数の順序回路を備え、上記機能回
路前段側の順序回路の出力を機能回路前段の組合せ回路
の入力とし、機能回路後段の組合せ回路の出力を機能回
路後段側の順序回路の入力とするとともに、該前段組合
せ回路の出力と、上記組合せ回路以外の組合せ回路の出
力とを切り換えて所定の順序回路に出力する第１の信号
切換手段と、上記機能回路の出力と上記いずれかの順序
回路の出力とを切り換えて上記後段組合せ回路に出力す
る第２の信号切換手段とを備えたので、機能回路とその
前，後段の組合せ回路との間に検査用の順序回路を設け
ることなく、該組合せ回路のスキャンパス検査が実施可
能となる。これにより、構成回路を検査するための検査
用回路の増大を抑え、かつ検査用回路による動作タイミ
ングの変化を考慮した特別なタイミング設計を不要とす
ることができ、しかもスキャンパス検査を故障検出率の
高いものとできる効果がある。
【００８１】この発明（請求項５）によれば、請求項４
記載の半導体装置において、上記第１の信号切換手段
を、上記複数の順序回路のうちの所定の順序回路の出力
と上記制御信号との論理積に基づいて、上記前段組合せ
回路の出力と該前段及び後段組合せ回路以外の組合せ回
路の出力との切り換えを行うよう構成したので、スキャ
ンパス検査用信号のテストパターンによって、検査対象
となる組合せ回路を切り換えることができ、これにより
複数の組合せ回路の検査を自動的に行うできる効果があ
る。
記載の半導体装置において、上記第１の信号切換手段
を、上記複数の順序回路のうちの所定の順序回路の出力
と上記制御信号との論理積に基づいて、上記前段組合せ
回路の出力と該前段及び後段組合せ回路以外の組合せ回
路の出力との切り換えを行うよう構成したので、スキャ
ンパス検査用信号のテストパターンによって、検査対象
となる組合せ回路を切り換えることができ、これにより
複数の組合せ回路の検査を自動的に行うできる効果があ
る。
【図１】本発明の実施の形態１による半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施の形態２による半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明の実施の形態３による半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】故障検査のための回路を搭載した従来の半導体
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図５】故障検査のための回路を搭載した従来の一般的
な半導体装置の構成を示すブロック図である。
な半導体装置の構成を示すブロック図である。
【図６】図５に示す従来の一般的な半導体装置における
スキャンパス検査時の動作を説明するための信号波形図
である。
スキャンパス検査時の動作を説明するための信号波形図
である。
１１ 単体検査用入力パッド １２ 単体検査用出力パッド １ＣＦ，１８Ｆ，１９Ｆ，２８Ｆ，３ＣＦ，３８Ｆ，３
ＦＦ，３９Ｆ ＳＦＦ回路 １ＢＣ，３ＢＣ 組合せ回路 １ＡＣ，３ＡＣ ＡＮＤ回路 １７Ｓ，２７Ｓ，３７Ｓ 第２の選択回路 ３ＤＣ インバーター ３ＥＳ 第３の選択回路 １１Ｆ，２１Ｆ，３１Ｆ 前段側ＳＦＦ回路 １２Ｃ，２２Ｃ，３２Ｃ 前段組合せ回路 １３Ｍ，２３Ｍ，３３Ｍ 機能マクロ回路 １４Ｃ，２４Ｃ，３４Ｃ 後段組合せ回路 １５Ｆ，２５Ｆ，３５Ｆ 後段側ＳＦＦ回路 １６Ｓ，２６Ｓ，３６Ｓ 第１の選択回路 ２１ スキャンパス検査用入力パッド ２２ スキャンパス検査用出力パッド １００，２００，３００ 半導体装置 Ｋ１１，Ｋ２１，Ｋ３１ 単体検査経路 Ｋ１２，Ｋ１３，Ｋ２２，Ｋ３２〜Ｋ３４ スキャンパ
ス検査経路
ＦＦ，３９Ｆ ＳＦＦ回路 １ＢＣ，３ＢＣ 組合せ回路 １ＡＣ，３ＡＣ ＡＮＤ回路 １７Ｓ，２７Ｓ，３７Ｓ 第２の選択回路 ３ＤＣ インバーター ３ＥＳ 第３の選択回路 １１Ｆ，２１Ｆ，３１Ｆ 前段側ＳＦＦ回路 １２Ｃ，２２Ｃ，３２Ｃ 前段組合せ回路 １３Ｍ，２３Ｍ，３３Ｍ 機能マクロ回路 １４Ｃ，２４Ｃ，３４Ｃ 後段組合せ回路 １５Ｆ，２５Ｆ，３５Ｆ 後段側ＳＦＦ回路 １６Ｓ，２６Ｓ，３６Ｓ 第１の選択回路 ２１ スキャンパス検査用入力パッド ２２ スキャンパス検査用出力パッド １００，２００，３００ 半導体装置 Ｋ１１，Ｋ２１，Ｋ３１ 単体検査経路 Ｋ１２，Ｋ１３，Ｋ２２，Ｋ３２〜Ｋ３４ スキャンパ
ス検査経路
Claims (5)
- 【請求項１】 複数の順序回路を備え、該複数の順序回
路により、スキャンパス検査用信号を通過させるための
スキャンパスが形成されるよう構成した半導体装置であ
って、 データの記憶あるいはその他のデータ処理を行う機能を
有する機能回路と、 該機能回路の前段に設けられ、上記複数の順序回路のう
ちの、上記機能回路前段側の順序回路の出力が入力され
る前段組合せ回路と、 該前段組合せ回路の出力と、該前段組合せ回路以外の所
定の組合せ回路の出力とを制御信号に基づいて切り換え
て、上記複数の順序回路のうちのいずれか１つの順序回
路に出力する信号切換手段とを備えたことを特徴とする
半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記信号切換手段は、上記複数の順序回路のうちのいず
れかの順序回路の出力と上記制御信号との論理積に基づ
いて、上記前段組合せ回路の出力と該前段組合せ回路以
外の上記所定の組合せ回路の出力との切り換えを行うも
のであることを特徴とする半導体装置。 - 【請求項３】 複数の順序回路を備え、該複数の順序回
路により、スキャンパス検査用信号を通過させるための
スキャンパスが形成されるよう構成した半導体装置であ
って、 データの記憶あるいはその他のデータ処理を行う機能を
有する機能回路と、 該機能回路の後段に設けられ、上記複数の順序回路のう
ちの、上記機能回路後段側の順序回路に論理信号を出力
する後段組合せ回路と、 上記機能回路の出力と、上記複数の順序回路のうちのい
ずれか１つの順序回路の出力とを制御信号に基づいて切
り換えて、上記後段組合せ回路に出力する信号切換手段
とを備えたことを特徴とする半導体装置。 - 【請求項４】 複数の順序回路を備え、該複数の順序回
路により、スキャンパス検査用信号を通過させるための
スキャンパスが形成されるよう構成した半導体装置であ
って、 データの記憶あるいはその他のデータ処理を行う機能を
有する機能回路と、 該機能回路の前段に設けられ、上記複数の順序回路のう
ちの、上記機能回路前段側の順序回路の出力が入力され
る前段組合せ回路と、 該機能回路の後段に設けられ、上記複数の順序回路のう
ちの、上記機能回路後段側の順序回路に論理信号を出力
する後段組合せ回路と、 該前段組合せ回路の出力と、該前段及び後段組合せ回路
以外の組合せ回路の出力とを制御信号に基づいて切り換
えて、上記複数の順序回路のうちの所定の順序回路に出
力する第１の信号切換手段と、 上記機能回路の出力と、上記複数の順序回路のうちのい
ずれかの順序回路の出力とを上記制御信号に基づいて切
り換えて、上記後段組合せ回路に出力する第２の信号切
換手段とを備えたことを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 上記第１の信号切換手段は、上記複数の順序回路のうち
の所定の順序回路の出力と上記制御信号との論理積に基
づいて、上記前段組合せ回路の出力と該前段及び後段組
合せ回路以外の組合せ回路の出力との切り換えを行うも
のであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264247A JPH11101859A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264247A JPH11101859A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11101859A true JPH11101859A (ja) | 1999-04-13 |
Family
ID=17400535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264247A Pending JPH11101859A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11101859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883115B2 (en) | 2001-09-10 | 2005-04-19 | Nec Electronics Corporation | LSI diagnostic system and method of diagnosing LSI |
| CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
| WO2016203505A1 (ja) * | 2015-06-18 | 2016-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及び診断テスト方法 |
-
1997
- 1997-09-29 JP JP9264247A patent/JPH11101859A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883115B2 (en) | 2001-09-10 | 2005-04-19 | Nec Electronics Corporation | LSI diagnostic system and method of diagnosing LSI |
| CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
| WO2016203505A1 (ja) * | 2015-06-18 | 2016-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及び診断テスト方法 |
| CN107430167A (zh) * | 2015-06-18 | 2017-12-01 | 瑞萨电子株式会社 | 半导体装置和诊断测试方法 |
| US10281525B2 (en) | 2015-06-18 | 2019-05-07 | Renesas Electronics Corporation | Semiconductor device and diagnostic test method for both single-point and latent faults using first and second scan tests |
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