JPH06201782A

JPH06201782A - 半導体集積回路

Info

Publication number: JPH06201782A
Application number: JP5002497A
Authority: JP
Inventors: Hiroshi Mitani; 浩三谷; Yasuyuki Notsuyama; 泰幸野津山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-01-11
Filing date: 1993-01-11
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】スキャンテスト及びＢＩＳＴによってテスト
されない境界部分に対し、少ない回路増加でＢＩＳＴを
行なえるよう構成して、余分なテストパターン発生コス
ト及び出荷テストコストを低減し、境界部ひいては半導
体集積回路全体をより少ないハードウェア量で、且つよ
り少ない時間でテスト可能な低コストの半導体集積回路
を提供することを目的とする。【構成】通常のＢＩＳＴを行なうための複数ビットの
テストデータを生成するテストデータ生成手段７と、テ
スト対象論理回路部１に対してスキャン動作可能なスキ
ャンフリップフロップからなるスキャンチェーン３と、
テストデータ生成手段７の出力をスキャンチェーン３の
スキャン入力に供給して、テスト対象論理回路部１のテ
ストを行なう制御手段１５とを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理ＶＬＳＩ等の半導
体集積回路におけるテスト容易化設計手法に関し、特
に、半導体集積回路の組込み自己検査（以下、ＢＩＳ
Ｔ；Built In Self Testと略記する）において、スキャ
ンテスト及びＢＩＳＴによってテストされない境界部分
に対し、本来、通常のスキャンテスト及びＢＩＳＴに用
いられている回路を利用し、少ない回路増加でＢＩＳＴ
を行なえるよう構成して、余分なテストパターン発生コ
スト及び出荷テストコストを低減し、境界部ひいては半
導体集積回路全体をより少ないハードウェア量で、且つ
より少ない時間でテストする低コストの半導体集積回路
に関する。

【０００２】

【従来の技術】ＶＬＳＩの大規模化、複雑化に伴って、
ＶＬＳＩのテストが非常に困難になってきており、従来
のようなＶＬＳＩ外部からの機能テストのみではテスト
ベクトルの量が膨大なものとなり、テストベクトルの発
生時間の増加のみならず、量産時のＬＳＩテスタ使用時
間の著しい増加を招いている。ここで言うテストには、
ＶＬＳＩの信頼性試験（初期不良を取り除くバーンイン
試験等）も含まれている。信頼性試験では、ＶＬＳＩ内
部回路を動作（これを活性化するという）させる必要が
あり、ここでもテストパターンを与えるために、ＬＳＩ
テスタを使用しなくてはならない。これらの問題は、製
品コストに多大な影響を及ぼしており、より深刻な問題
となりつつある。

【０００３】これらの問題への有効な対策として、テス
ト容易化設計が一般に普及しつつある。テスト容易化設
計の目的は、充分な故障検出、或いは回路の活性化を保
証できるテスト容易化回路を少ない付加回路で実現する
ことであり、ＶＬＳＩの回路構造に応じてスキャンテス
ト、ＢＩＳＴといった各種の手法がある。

【０００４】信頼性試験については、例えば１９８９年
４月２５日、培風館発行の「ＣＭＯＳ超ＬＳＩの設計」
第９８頁〜第９９頁に記載されている。また、スキャン
テスト及びＢＩＳＴ（組込み自己診断）については、例
えば１９８５年５月１０日、岩波書店発行の「ＶＬＳＩ
の設計」第２８４頁〜第３０１頁等に記載されている
が、以下で、その概要を簡単に説明する。

【０００５】スキャンテストは、図６に示すように、Ｖ
ＬＳＩ内部のフリップフロップにスキャン機能の付加を
行ない、シリアルな接続経路を設け、スキャンモード時
にはデータが順次転送されるようにする（これをスキャ
ン動作可能という）ことにより、これらのフリップフロ
ップを外部から制御及び観測できるようにするテスト手
法である。

【０００６】このスキャンテストにより、ＶＬＳＩ内の
フリップフロップを疑似的な外部端子と見做すことがで
き、そのＶＬＳＩはあたかも小規模なＬＳＩの集合であ
るように見做すことができる。一般に、テストデータ生
成の困難度（必要なＣＰＵコスト）は回路規模の２乗〜
３乗に比例するため、スキャンテストにより小規模に切
り分けられたＬＳＩに対するテストデータの生成は飛躍
的に容易となり、結果としてＶＬＳＩ全体のテストも容
易になる。また、このスキャン化の作業は、ルーチン化
がしやすく、ＣＡＴ（Computer Aided Testing）ツール
を活用することにより容易に行なえることもその特長で
ある。但し、スキャンテストは、テストデータをシリア
ルに転送しなければならないため、ＬＳＩテスタを使用
する時間が長くなるという欠点がある。

【０００７】一方のＢＩＳＴは、ＶＬＳＩ内部にテスト
データ生成器を持ち、そこから発生するテストデータを
テスト対象回路に与え、テスト結果を圧縮するという動
作を繰り返し、最終的にＢＩＳＴ対象回路が正常かどう
かの結果のみを、ＶＬＳＩ外部に出力するテスト手法で
ある。

【０００８】ＢＩＳＴ方式では、ＢＩＳＴ制御回路が必
要であり、回路構造に応じて独自のテスト回路を組み込
むことになるため、一般的に回路への組込みは、前述の
スキャンテストよりも面倒である。しかし、テスト対象
の回路構造によっては、スキャンテストに比べて大きな
メリットが得られる場合がある。例えば、マイクロ命令
制御方式のＶＬＳＩでは、テスト制御を通常のマイクロ
命令で行なえるため、ＢＩＳＴ制御のための付加回路を
特に必要としない。また、ＲＯＭ、ＲＡＭ、ＰＬＡ等の
大規模な規則構造の場合には、膨大なテストパターンが
必要となるが、規則的なテストパターンで済むため、Ｂ
ＩＳＴ方式の方が有効と言える。反面、テストデータ発
生回路は、テスト対象回路ブロックに応じたテストデー
タを発生できないため、一般に、複雑な順序回路に対し
充分な故障検出を行なうことは困難である。

【０００９】つまり、スキャンテストでは、量産時に高
速なＬＳＩテスタと膨大なテストデータが必要となる
が、一方のＢＩＳＴ方式では、開始信号のみで出荷テス
ト結果を得ることができる。従ってスキャンテストの場
合には、ＶＬＳＩの高速化、大規模化に従ってテストデ
ータは増加し、ＬＳＩテスタの占有時間も増加すること
になる。つまり、テストコストを考慮した場合、ＢＩＳ
Ｔ方式の方が有利であると言える。しかし、設計期間内
にＶＬＳＩ全体にわたって充分な故障検出を行なえるＢ
ＩＳＴを組み込むことは付加回路の多大な増加につなが
る。従って、複雑な順序回路に対してはスキャンテスト
を用いて高い故障検出率を確保し、規則構造のマクロブ
ロックやマイクロ制御部等に対してはＢＩＳＴ方式を用
いてテスト時間の削減を図るという方法を採るのが、Ｖ
ＬＳＩのテストにとっては最も合理的な解であり、最近
ではこうした構成を採るＶＬＳＩが増えてきている。

【００１０】このように、ＶＬＳＩのテストの構成にお
いては、ＶＬＳＩ各部の構造に従ってスキャンテスト及
びＢＩＳＴの両者を組み込むのが合理的であるが、両者
の間にテストされない境界部分が生じるという問題があ
る。従来は、この境界部分を少量の回路増加で効率的に
テストすることが困難であった。

【００１１】スキャンテスト及びＢＩＳＴによってテス
トされない境界部分に対して従来行なわれているテスト
手法を説明する前に、スキャンテスト及びＢＩＳＴの各
テスト手法を図４を使用して説明する。

【００１２】図４は、テスト対象のＶＬＳＩに対して、
回路構造に応じてＢＩＳＴが適用される回路ブロック
（以下、ＢＩＳＴ部という）１０と、スキャンテストが
用いられる回路ブロック（以下、スキャンテスト部とい
う）２０とが選択的に組み込まれた回路構成の概念図で
ある。両者の境界部分１には、まだ何れのテスト手法も
適用されていないものとする。

【００１３】スキャンテストでは、先ずスキャンイン機
能を利用して、ＶＬＳＩ外部入力端子ＥＸＩＮを介して
スキャンテスト部２０内の全てのスキャンフリップフロ
ップ３（Ｆ1 〜Ｆn ）の内部状態（これが１つのテスト
データに相当する）を設定した後、スキャンテスト対象
組み合わせ回路２１を通常動作させて、その動作結果を
スキャンフリップフロップ３にＤ入力を介して取り込
み、スキャンアウト機能を利用してＶＬＳＩ外部出力端
子ＥＸＯＵＴを介してＶＬＳＩ外部に取り出して、期待
値と比較する。この一連の動作を、ＡＴＰＧ（Automati
c Test Pattern Generater）と呼ばれるＣＡＴツールに
よって生成されたテストデータについて行なうことによ
り、スキャンテスト部２０がテストされることになる。

【００１４】またＢＩＳＴでは、ＢＩＳＴ制御回路１５
によって集中制御される。ＢＩＳＴ対象論理回路部１１
内のＢＩＳＴ用テストデータ生成回路７によってテスト
データが生成され、テストデータによるＢＩＳＴ対象回
路１２のテスト結果がバスドライバＡ1 〜Ａm を介して
内部バスＩＢＵＳへ出力され、ＢＩＳＴテスト結果圧縮
用線形帰還シフトレジスタ（Linear Feedback Shift Re
gister；以下、ＬＦＳＲと略記する）１３に転送され
る。ＬＦＳＲ１３はその入力データを逐次圧縮する機能
を持っている。このようなＢＩＳＴ経路によって、種々
のテストデータに対するＢＩＳＴ対象論理回路部１１の
テスト結果をＬＦＳＲ１３で逐次圧縮し、最後にＶＬＳ
Ｉ外部に読み出して期待値と比較することでＢＩＳＴ対
象論理回路部１１がテストされる。加えてＢＩＳＴ時に
は、経路上にある回路も間接的にテストされるため、結
果としてＢＩＳＴ部１０はＢＩＳＴによってテストされ
ることになる。

【００１５】次に、スキャンテスト及びＢＩＳＴによっ
てテストされない境界部１に対するテスト手法として、
スキャンテストを拡張して適用した第１の従来例を図５
を用いて説明する。

【００１６】図５は、境界部１のテストのためにスキャ
ンテストを組み込んだ概念図である。スキャンテストを
行なうためには、テスト対象である境界部１をスキャン
フリップフロップで囲み、スキャンフリップフロップへ
のテストデータの設定及びテスト結果の観測のみでテス
トを行なえるようにする必要がある。この時、スキャン
化（図６参照）に伴う回路の増加、及びテスト発生コス
トの増加を抑えるために、回路の動作を充分理解した上
で必要最小限のスキャン化にとどめる方がよいが、テス
ト対象回路につながる回路が多い場合にはスキャン化す
るフリップフロップの数が多くなり、回路の増加につな
がる。

【００１７】特に図５の例では、内部にバス構造を持つ
ために接続される回路が多く、回路が大幅に増加してし
まう。つまり図５の例では、境界部１の動作結果を取り
込むフリップフロップとしてのＬＦＳＲ１３と、境界部
１をＬＦＳＲ１３にラッチさせるための制御を行なうフ
リップフロップとをスキャン化する必要があり、スキャ
ンチェーン（ＳＣ〜１５〜ＳＣ〜２５〜ＳＣ〜１３〜Ｓ
Ｃ）を構成する必要がある。

【００１８】また、境界部１に対する第２のテスト手法
として、ＢＩＳＴを拡張して適用した第２の従来例を図
７を用いて説明する。

【００１９】図７は、図４におけるスキャンフリップフ
ロップ３（Ｆ1 〜Ｆn ）に帰還用のＸＯＲゲート回路１
０７を付加してＬＦＳＲ１０１となるように構成し、擬
似乱数が発生できるようにしたものである。図７の構成
では、フリップフロップＦ1〜Ｆn によるスキャンチェ
ーンを、そのままテストデータ生成器として使用してい
るために、ＢＩＳＴの際にスキャンチェーンの設定を行
なう必要がある。このため、ＶＬＳＩ外部からスキャン
を行なうためのＬＳＩテスタが必要であったり、若しく
は専用の初期化回路を付加する必要があり、コスト増や
回路の増加を招いていた。

【００２０】

【発明が解決しようとする課題】以上のように、従来の
半導体集積回路では、半導体集積回路各部の構造に従っ
てスキャンテスト及びＢＩＳＴを選択的に組み込むのが
合理的であり、両者の境界部の回路を少量の回路増加で
確実にテストするためにスキャンテスト或いはＢＩＳＴ
を拡張して適用しているが、従来の方法では、テストコ
ストの増加若しくは回路の増加という問題を招いてい
た。

【００２１】スキャンテストを拡張適用する場合、フリ
ップフロップをスキャン化する必要がある。スキャン化
には、フリップフロップ１つ当たりマルチプレクサ（Ｍ
ＵＸ）１つが必要となるため、付加回路として相当量の
回路増加が見込まれる。

【００２２】また、ＢＩＳＴを拡張適用する場合、スキ
ャンチェーンをそのままテストデータ生成器として使用
しているために、ＶＬＳＩ外部からＬＳＩテスタを使用
して、スキャンを行なってテストデータを与えたり、若
しくは専用のテストデータ生成回路を付加する必要があ
る。更に、従来の半導体集積回路では、テストデータの
発生をＬＦＳＲで行なっているためにテストデータは擬
似乱数のみに制限され、テスト対象回路が複雑な場合に
は充分な故障検出率を保証できない可能性が高い。

【００２３】このように従来の半導体集積回路では、上
述のような境界部分を少量の回路増加で効率的にテスト
することが困難であるという欠点があった。

【００２４】本発明は、上記問題点を解決するもので、
その目的は、スキャンテスト及びＢＩＳＴの境界部分に
対し、本来スキャンテストのためのテスト容易化回路に
用いられている回路を利用して最小の回路増加でＢＩＳ
Ｔを行なえるよう構成することにより、余分なテストパ
ターン発生コスト及び出荷テストコストを低減し、境界
部ひいては半導体集積回路全体をより少ないハードウェ
ア量でより少ない時間でテストできるようにし、結果と
して低コストの半導体集積回路を提供することである。

【００２５】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、通常のビ
ルトインセルフテスト（以下、ＢＩＳＴという）を行な
うための複数ビットのテストデータを生成するテストデ
ータ生成手段７と、テスト対象論理回路部１に対してス
キャン動作可能なスキャンフリップフロップからなるス
キャンチェーン３と、前記テストデータ生成手段７の出
力を前記スキャンチェーン３のスキャン入力に供給し
て、前記テスト対象論理回路部１のテストを行なう制御
手段１５とを具備することである。

【００２６】また、本発明の第２の特徴は、図１に示す
如く、通常のＢＩＳＴを行なうための複数ビットのテス
トデータを生成するテストデータ生成手段７と、テスト
対象論理回路部１に対して接続され、スキャン動作可能
なｎ個（ｎは任意の正整数）のスキャンフリップフロッ
プＦ1 〜Ｆn からなるスキャンチェーン３と、前記ｎ個
のスキャンフリップフロップＦ1 〜Ｆn の内の任意のｍ
個（ｍは任意の正整数でｍ≦ｎ）のスキャンフリップフ
ロップのスキャン入力端子に当該２入力選択手段５及び
５’の出力が接続され、第１入力として該出力が接続さ
れるスキャンフリップフロップとは異なるスキャンフリ
ップフロップの出力または当該半導体集積回路外部から
のスキャン入力が、第２入力として前記テストデータ生
成手段７からのデータ列がそれぞれ接続されるｍ個の２
入力選択手段５及び５’と、前記２入力選択手段５及び
５’を制御して、前記スキャンフリップフロップのスキ
ャン入力に前記第２入力を供給して、前記テスト対象論
理回路部１のテストを行なう制御手段１５とを具備する
ことである。

【００２７】また、本発明の第３の特徴は、請求項１ま
たは２に記載の半導体集積回路において前記制御手段１
５は、マイクロ命令制御により動作することである。

【００２８】また、本発明の第４の特徴は、請求項１、
２、または３に記載の半導体集積回路において、前記ス
キャン入力として供給される前記テストデータ生成手段
７の出力は、１ビットであることである。

【００２９】また、本発明の第５の特徴は、請求項１、
２、３、または４に記載の半導体集積回路において、図
２に示す如く、前記半導体集積回路は、前記テスト対象
論理回路部１のテストの結果を保持するＢＩＳＴテスト
結果圧縮レジスタ１３を具備することである。

【００３０】更に、本発明の第６の特徴は、請求項１、
２、３、４、または５に記載の半導体集積回路におい
て、前記テスト対象論理回路部１のテストの目的が、そ
の活性化にあることである。

【００３１】

【作用】本発明の第１、第２、第３、第４、第５、及び
第６の特徴の半導体集積回路では、通常のスキャンテス
ト及びＢＩＳＴによって網羅されないテスト対象論理回
路部１に対して、換言すれば、通常のＢＩＳＴ制御によ
ってテスト結果の読み出しは可能であるがテストデータ
の設定が不可能であるテスト対象論理回路部１に対し
て、ＢＩＳＴ制御によって設定可能なテスト数列を生成
するテストデータ生成手段７からテストデータを供給す
る。

【００３２】スキャン入力として供給されるテストデー
タ生成手段７の出力が１ビットで、１個の２入力選択手
段５で構成される図１の構成例を参照して説明する。

【００３３】スキャンチェーン３はシリアル接続された
ｎ個のスキャンフリップフロップＦ1 〜Ｆn からなり、
２入力選択手段５は制御手段１５からの自己診断モード
信号５３により選択制御される。つまり、スキャン動作
時には、自己診断モード信号５３がネゲート（０）とな
り、半導体集積回路外部からのスキャン入力（ＥＸＩ
Ｎ）が選択されてスキャン入力データをスキャンイン
し、スキャン出力端子ＥＸＯＵＴからスキャンアウトさ
れる。またテスト対象論理回路部１のテスト時には、自
己診断モード信号５３がアサート（１）となり、テスト
データ生成手段７からのテストデータ５１がスキャンフ
リップフロップＦ1 〜Ｆn に供給されて、結果的にテス
トデータ生成手段７からテスト対象論理回路部１にテス
トデータを供給することとなる。尚、テストデータ生成
手段７としては、通常のＢＩＳＴを行なうために備えら
れている既存の乱数データ発生器、ＲＯＭ、またはＰＬ
Ａ等を利用することができる。また、図１の構成例に限
らず、ｍ個の２入力選択手段５で構成してもよく、この
場合、スキャン入力として供給されるテストデータはｍ
ビットパラレルデータとなる。更に、複数本のスキャン
チェーンを備えた構成としてもよい。

【００３４】これにより、スキャンテスト及びＢＩＳＴ
によってテストされない境界部分に対し、本来スキャン
テストのためのテスト容易化回路に用いられているスキ
ャンチェーン３、並びにＢＩＳＴのためのテストデータ
生成手段７を利用して、最小の回路増加（２入力選択手
段５）でＢＩＳＴを行なうことができ、余分なテストパ
ターン発生コスト及び出荷テストコストが低減でき、境
界部ひいては半導体集積回路全体をより少ないハードウ
ェア量で、しかもより少ない時間でテスト可能な低コス
トの半導体集積回路を実現できる。

【００３５】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００３６】図２に本発明の一実施例に係る半導体集積
回路の回路構成図を示す。同図において、図４（従来
例）と重複する部分には同一の符号を附する。

【００３７】本実施例の半導体集積回路は、マイクロプ
ログラム制御方式のＢＩＳＴによりテストされるＢＩＳ
Ｔ部１０と、スキャンテストによりテストされるスキャ
ンテスト部２０と、ＢＩＳＴ及びスキャンテストの両者
の境界部１とから構成され、内部バスＩＢＵＳを備えて
いる。

【００３８】境界部１は、組み合わせ回路またはマクロ
ブロック２３、バスドライバＢ1 〜Ｂm 、及び内部バス
制御回路２５から構成されている。内部バス制御回路２
５からの制御信号６１及び６２は、それぞれバスドライ
バＡ1 〜Ａm 及びＢ1 〜Ｂmを制御する。

【００３９】スキャンテスト部２０は、スキャンテスト
対象組み合わせ回路２１及びスキャンフリップフロップ
３（Ｆ1 〜Ｆn ）から構成され、スキャンフリップフロ
ップ３のスキャン入力にはマルチプレクサ５の出力が供
給されている。マルチプレクサ５の選択制御は、ＢＩＳ
Ｔ制御回路１５からの自己診断モード信号５３により行
なわれ、例えば自己診断モード信号５３が”０”の時に
は外部入力端子ＥＸＩＮを介してスキャン入力を選択
し、”１”の時にはＢＩＳＴ用テストデータ生成回路７
からのテストデータ５１を選択する。

【００４０】スキャンテスト部２０のテストは、先ずス
キャンイン機能を利用して、マルチプレクサ５で外部入
力端子ＥＸＩＮを選択し、スキャンテスト部２０内の全
てのスキャンフリップフロップ３（Ｆ1 〜Ｆn ）の内部
状態を設定する。これが１つのテストデータに相当し、
スキャンテスト対象組み合わせ回路２１を通常動作させ
て、その動作結果をスキャンフリップフロップ３に取り
込み、スキャンアウト機能を利用して外部出力端子ＥＸ
ＯＵＴを介して外部に取り出して、期待値と比較する。
この一連の動作を、ＡＴＰＧと呼ばれるＣＡＴツールに
よって生成されたテストデータについて行なうことによ
り、スキャンテスト部２０がテストされることになる。

【００４１】ＢＩＳＴ部１０は、ＢＩＳＴ対象論理回路
部１１、バスドライバＡ1 〜Ａm 、線形帰還シフトレジ
スタ（以下、ＬＦＳＲと略記する）１３、及びＢＩＳＴ
制御回路１５から構成されている。テストシーケンスは
全てＢＩＳＴ制御回路１５によって制御される。ＢＩＳ
Ｔ制御回路１５にはマイクロプログラムを格納するため
のマイクロＲＯＭと、マイクロプログラムをデコードし
て制御信号を生成するマイクロデコーダとを備えてい
る。

【００４２】また図３に、ＢＩＳＴ対象論理回路部１１
の詳細回路構成図を示す。ＢＩＳＴ対象回路として、Ａ
ＬＵ３１、ＲＡＭ３２、プライオリティエンコーダ３
３、及びデータＲＯＭ３４があり、各マクロブロックは
動作制御信号５６−２〜５６−４で制御される。また各
マクロブロックの出力は、バス出力選択信号５６−５の
選択制御により多ビットマルチプレクサ３５を介して内
部バスＩＢＵＳに出力される。尚、動作制御信号５６−
２〜５６−４及びバス出力選択信号５６−５は、それぞ
れ複数本で構成されていてもよい。

【００４３】ＢＩＳＴ用テストデータ生成回路７は、複
数ビットのテストデータを生成する回路で、テスト対象
回路の構造にはＡＬＵ３１のように１ビット分の構造を
ビット幅分並べたものがあるため、乱数発生機能の他に
シフト機能をも備えている。

【００４４】ＢＩＳＴ部１０のテストは、ＢＩＳＴ用テ
ストデータ生成回路７またはデータＲＯＭ３４からテス
トデータを取り出し、内部バスＩＢＵＳを経由してＡＬ
Ｕ３１、ＲＡＭ３２、プライオリティエンコーダ３３等
のＢＩＳＴ対象回路に加え、その結果をバスドライバＡ
1 〜Ａm を介して内部バスＩＢＵＳへ出力させて、ＬＦ
ＳＲ１３に転送させ、ＬＦＳＲ１３においてその入力デ
ータを逐次圧縮させる。この作業をｎクロック繰り返し
た後、ＬＦＳＲ１３の結果を外部に読み出して期待値と
比較してテスト結果の判定を行なう。ここで、通常は、
ハードウェアの増加を最小とするため、ＢＩＳＴ用テス
トデータ生成回路７によってテストデータを生成し、特
殊なテストデータのみデータＲＯＭ３４に格納するよう
にする。

【００４５】次に、境界部１のテストについて説明す
る。本実施例では、マイクロプログラム制御方式のＢＩ
ＳＴが本来持っている機能、即ちＢＩＳＴ用テストデー
タ生成回路７の乱数発生機能とシフト機能を利用してい
る。

【００４６】つまり、ＢＩＳＴ制御回路１５からの自己
診断モード信号５３により、マルチプレクサ５でＢＩＳ
Ｔ用テストデータ生成回路７からのテストデータ５１を
選択するよう制御し、スキャンフリップフロップ３（Ｆ
1 〜Ｆn ）のスキャン入力としてスキャンチェーンの長
さ（ｎ）分のテストデータを供給する。境界部１の結果
はバスドライバＢ1 〜Ｂm を介して内部バスＩＢＵＳへ
出力され、ＬＦＳＲ１３に転送されて、ＬＦＳＲ１３は
そのテスト結果を圧縮する。この作業を複数クロック繰
り返した後、ＬＦＳＲ１３の結果を外部に読み出して期
待値と比較してテスト結果の判定を行なう。

【００４７】また、ＢＩＳＴ用テストデータ生成回路７
のシフトアップ機能を用いて、テストデータをシリアル
データに変換して、スキャンフリップフロップ３による
スキャンチェーンに入力することにより、ＢＩＳＴ用テ
ストデータ生成回路７内のデータをそのままテストデー
タとして使用することもできる。何れの場合も境界部１
のテストのために増加する回路は、マルチプレクサ５の
みである。

【００４８】本実施例では、スキャンフリップフロップ
３へのスキャン入力としてＢＩＳＴ用テストデータ生成
回路７の出力１ビット（テストデータ５１）を使用し、
１個のマルチプレクサ５で構成したが、更に本実施例の
変形例として、ｎ個のスキャンフリップフロップＦ1 〜
Ｆn の内の任意のｍ個（ｍは任意の正整数でｍ≦ｎ）の
スキャンフリップフロップのスキャン入力端子に１個ず
つマルチプレクサ５を接続した構成としてもよく、この
場合、スキャン入力として供給されるテストデータ５１
はｍビットのパラレルデータとなり、スキャン入力時の
クロック数を減らすことができる。

【００４９】

【発明の効果】以上のように本発明によれば、本来スキ
ャンテストのためのテスト容易化回路に用いられている
スキャンチェーン、並びにＢＩＳＴのためのテストデー
タ生成手段に２入力選択手段を付加して、テスト対象論
理回路部に対して、ＢＩＳＴ制御によって設定可能なテ
ストデータ生成手段からテストデータを供給することと
したので、最小の回路増加（２入力選択手段）で、テス
ト対象論理回路部のＢＩＳＴ方式によるテストを行なう
ことができ、境界部分ひいては半導体集積回路全体をよ
り少ないハードウェア量で、しかもより少ない時間で余
すところなくテスト可能な低コストの半導体集積回路を
提供することができる。

【００５０】また、本発明によれば、余分なテストパタ
ーン発生コスト及び半導体集積回路の出荷テストコスト
を低減することができ、更にスキャン機能、乱数発生回
路といった既存の回路を利用できるため、短い設計期間
で且つ少ない回路増加で実現できる。また従来例で必要
であった初期化のためのスキャン動作や特殊な回路も不
要である。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例に係る半導体集積回路の回路
構成図である。

【図３】実施例におけるＢＩＳＴ対象論理回路部の詳細
回路構成図である。

【図４】従来の半導体集積回路の概念的な回路構成図で
ある。

【図５】スキャンテストを拡張適用した第１の従来例の
テスト方式の説明図である。

【図６】スキャン化の説明図である。

【図７】ＢＩＳＴを拡張適用した第２の従来例のテスト
方式の説明図である。

【符号の説明】

１境界部（テスト対象論理回路部）３，Ｆ1 〜Ｆn スキャンフリップフロップ５，５’，１０５マルチプレクサ（２入力選択手段）７ＢＩＳＴ用テストデータ生成回路（テストデータ生
成手段）１０ＢＩＳＴ部１１ＢＩＳＴ対象論理回路部１３ＢＩＳＴテスト結果圧縮用線形帰還シフトレジス
タ（ＬＦＳＲ）（ＢＩＳＴテスト結果圧縮レジスタ）１５ＢＩＳＴ制御回路（制御手段）２０スキャンテスト部２１スキャンテスト対象組み合わせ回路２３組み合わせ回路またはマクロブロック２５内部バス制御回路Ｂ1 〜Ｂm バスドライバＡ1 〜Ａm バスドライバＩＢＵＳ内部バス５１テストデータ５３自己診断モード信号５４，５５，５６，５７，６１，６２制御信号ＥＸＩＮ外部入力端子（スキャンイン）ＥＸＯＵＴ外部入力端子（スキャンアウト）３１ＡＬＵ３２ＲＡＭ３３プライオリティエンコーダ３４データＲＯＭ３５多ビットマルチプレクサ５６−２〜５６−４マクロブロック動作制御信号５６−５バス出力選択信号ＳＣスキャンチェーン１０１擬似乱数発生用ＬＦＳＲ１０７ＸＯＲゲート回路

Claims

【特許請求の範囲】

【請求項１】通常のビルトインセルフテスト（以下、
ＢＩＳＴという）を行なうための複数ビットのテストデ
ータを生成するテストデータ生成手段と、テスト対象論理回路部に対してスキャン動作可能なスキ
ャンフリップフロップからなるスキャンチェーンと、前記テストデータ生成手段の出力を前記スキャンチェー
ンのスキャン入力に供給して、前記テスト対象論理回路
部のテストを行なう制御手段とを有することを特徴とす
る半導体集積回路。
【請求項２】通常のＢＩＳＴを行なうための複数ビッ
トのテストデータを生成するテストデータ生成手段と、テスト対象論理回路部に対して接続され、スキャン動作
可能なｎ個（ｎは任意の正整数）のスキャンフリップフ
ロップからなるスキャンチェーンと、前記ｎ個のスキャンフリップフロップの内の任意のｍ個
（ｍは任意の正整数でｍ≦ｎ）のスキャンフリップフロ
ップのスキャン入力端子に当該２入力選択手段の出力が
接続され、第１入力として該出力が接続されるスキャン
フリップフロップとは異なるスキャンフリップフロップ
の出力または当該半導体集積回路外部からのスキャン入
力が、第２入力として前記テストデータ生成手段からの
データ列がそれぞれ接続されるｍ個の２入力選択手段
と、前記２入力選択手段を制御して、前記スキャンフリップ
フロップのスキャン入力に前記第２入力を供給して、前
記テスト対象論理回路部のテストを行なう制御手段とを
有することを特徴とする半導体集積回路。
【請求項３】前記制御手段は、マイクロ命令制御によ
り動作することを特徴とする請求項１または２に記載の
半導体集積回路。
【請求項４】前記スキャン入力として供給される前記
テストデータ生成手段の出力は、１ビットであることを
特徴とする請求項１、２、または３に記載の半導体集積
回路。
【請求項５】前記半導体集積回路は、前記テスト対象
論理回路部のテストの結果を保持するＢＩＳＴテスト結
果圧縮レジスタを有することを特徴とする請求項１、
２、３、または４に記載の半導体集積回路。
【請求項６】前記テスト対象論理回路部のテストの目
的が、その活性化にあることを特徴とする請求項１、
２、３、４、または５に記載の半導体集積回路。