JPH1164469A - 半導体試験装置用パターン発生器 - Google Patents

Abstract

(57)【要約】 【課題】 比較的低コストでサブルーチンやジャンプや
ループ等の命令を含むパターンを高速に発生し融通性や
拡張性に富む半導体試験装置用パターン発生器。 【解決手段】 複数のサブ・ＰＧ群及びＰＧセレクタと
ＴＴＢとを制御するメイン・シーケンサと、補助パター
ンを発生するＴＴＢより成る主要ＰＧ部と、メイン・シ
ーケンサにより制御される、複数のサブ・ＳＱＰＧと複
数のサブ・ＡＬＰＧと複数のサブ・ＡＵＸＰＧとから成
るサブ・ＰＧ群と、いずれかのサブ・ＰＧで生成したパ
ターン信号を選択してパターン信号を出力するＰＧセレ
クタから成る従属ＰＧ部と、ＴＴＢからの補助パターン
信号とＰＧセレクタからのパターン信号との論理和をと
りパターン信号を出力するオア回路とを具備したパター
ン発生器。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
において、テストの試験パターンを発生する高速試験パ
ターン発生器に関する。

【０００２】

【従来の技術】始めに、半導体試験装置の概略について
説明する。図１０に半導体試験装置の基本的な構成図を
示す。テストプロセッサ３１は、装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器３２は、ＤＵＴ３９に与える印加パ
ターンとパターン比較器３７に与える期待値パターンを
生成する。タイミング発生器３３は、装置全体のテスト
周期信号やテストタイミングを取るためにタイミングパ
ルス信号を発生して波形整形器３４やコンパレータ３６
やパターン比較器３７等に与え、テストのタイミングを
とる。

【０００３】波形整形器３４は、パターン発生器３２か
らの印加パターンをテスト信号波形に整形しドライバ３
５を経て、ＤＵＴ３９にテスト信号を与える。ＤＵＴ３
９からの応答信号はコンパレータ３６で電圧比較され、
その結果の論理信号をパターン比較器３７に与える。パ
ターン比較器３７はコンパレータ３６からの試験結果の
論理パターンとパターン発生器３２からの期待値パター
ンとを論理比較して一致・不一致を検出し、ＤＵＴ３９
の良否判定を行う。不良の場合にはフェイルメモリ３８
に情報を与え、パターン発生器３２からの情報と共に記
憶させ、後に不良解析が行われる。

【０００４】ところで、半導体ＩＣの発展はめざまし
く、益々高度に集積化され、最近のＬＳＩ（大規模集積
回路）では組合せ回路と記憶素子が複雑な順序回路で構
成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテ
ストするために、ＬＳＳＤ( Level Sensitive Scan Des
ign)技法が用いられている。このようにＤＵＴ３９であ
るＬＳＩの発展に伴って半導体試験装置も発展してい
る。従来のシェアード・リソース・テスタ(Shared Reso
urce Tester)からＶＬＳＩ用ではパーピン・リソース・
テスタ( Per-pin Resource Tester)という高度なテスタ
も現れている。シェアード・テスタとかパーピン・テス
タともいう。ここで、シェアード・テスタとはタイミン
グ発生器、リファレンス電圧等の複数のリソースを全て
のテスタ・ピンで共有しているテスタのことをいい、パ
ーピン・テスタとはＤＵＴに印加するテスト・パラメー
タがＤＵＴ３９の各ピン独立に設定できる機能を持つテ
スタをいう。パーピン・テスタはテスト・パラメータを
ＤＵＴ３９の各ピン共通に使用するシェアード・テスタ
に比べ、複雑なテスト・パターン及びタイミング等の条
件の発生が可能なために、高度化する論理ＩＣのテスト
に向いている。

【０００５】従ってパーピン・テスタでは、図１０に示
すタイミング発生器３３と波形整形器３４とをＤＵＴ３
９の各ピン毎にまとめて割り当てている。この各ピン対
応のタイミング発生器３３と波形整形器３４等をまとめ
たものをフレーム・プロセッサ（ＦＰ： Frame Process
or）という。つまり、ＦＰとはピン信号生成部分をい
い、従来のタイミング発生器３３、波形整形器３４、パ
ターン比較器３７、キャリブレーションユニットをまと
めたものを各ピンに割り付けている。従って、ＦＰｉの
ｉの数はピン数分あり、５１２から１０２４を越える。
この機能により、従来のシェアード・テスタに比べて、
ＤＵＴ３９の各ピン毎に独立した自由なタイミング、波
形を出力できる。具体的にいうと各ピンに対して、sing
le frameと呼ばれる試験サイクル毎に波形を作ったフレ
ームを組み合わせることで、試験全体の波形を設定でき
る。このときのフレーム数は機種によって異なるが、４
種類から３２種類が用意されており、更に１種類のフレ
ーム内で８パターン分からの波形選択ができる。

【０００６】この半導体試験装置において、ＤＵＴ３９
をテストするスループットを向上させることは、テスト
・コストを低減するので以前よりそのための開発が続け
られている。その開発の一つにパターン発生器３２の高
速化がある。図１１に従来のパターン発生器３２の一構
成例を示す。ＤＵＴ３９のテスト用途別にＳＱＰＧ(SeQ
uential Pattern Generator)１０と、ＳＣＰＧ(SCan Pa
ttern Generator)１１と、ＡＬＰＧ( ALgorithmic Patt
ern Generator)１２とが各々１つづつ設けている。

【０００７】ここで、ＳＱＰＧ１０とは試験パターンを
バッファ・メモリに記憶しておき、バッファの内容を高
速に出力して試験パターンとする方式のパターン発生器
であり、ロジック・テスト・システムのパターン・ジェ
ネレータをこのように呼んでいる。現状では、５１２チ
ャンネルから１０２４チャンネル分のデータを持ち、１
ピンに３ビットを有し、８種類の波形を選定できる。つ
まり、ドライバ３５を経てＤＵＴ３９に与える０、１、
ＰとＮの４種類とパターン比較器３７に与えるＬ、Ｈ、
ＺとＸの４種類、計８種類のいずれかを１ピンに与える
ことができる。

【０００８】ＳＣＰＧ１１とはＬＳＳＤのテストを実現
させるために必要なスキャン・パターンを格納し発生さ
せるものであり、いわゆる、スキャン・テストを行うパ
ターン発生器である。ＬＳＳＤは、Scan設計技法の１つ
で組み合わせ回路と記憶素子からなるＩＣ回路が、極め
て複雑な順序回路によって構成されているため、記憶素
子が外部ピンからアクセスできるようにスキャン可能な
フリップ・フロップを使用し、それらを直接接続するこ
とによって限られた数の外部ピンより多数のフリップ・
フロップをアクセスできるものであり、現状では、６４
チャンネル分が用意されている。ＡＬＰＧ１２とはメモ
リＩＣの試験パターンを内部の演算機能を持ったレジス
タを用いて演算でパターンを発生するパターン発生器で
あり、現状では、１２８チャンネル分が用意されてい
る。

【０００９】つまり、ＳＱＰＧ１０はロジックＬＳＩ用
のパターン発生器であり、ＳＣＰＧ１１はスキャン・テ
スト用で、ＡＬＰＧ１２はメモリＬＳＩ用のパターン発
生器である。これらの使用は、ＤＵＴ３９の種類により
いずれかを使用する。マルチプレクサ１３はＳＣＰＧ１
１を用いるか、ＡＬＰＧ１２を用いるか、いずれも使用
しないかの選択器である。

【００１０】ＰＤＳ(Programmable Data Selector)１４
は、出力されるパターン信号をＤＵＴ３９の任意のピン
に割り当てるための回路である。ＦＰ( Frame Processo
r)１６は前述したように、ピン信号生成部分をいい、従
来のタイミング発生器３３、波形整形器３４、パターン
比較器３７、キャリブレーションユニットをまとめたも
のをＤＵＴ３９の各ピンに割り付けている。従って、Ｄ
ＵＴ３９の各ピン毎に独立した自由なタイミング、波形
を出力できる。ＳＱＰＧ１０やＳＣＰＧ１１やＡＬＰＧ
１２で発生されたパターン信号はＦＰ１６ｉでタイミン
グがとられ波形整形されて、ドライバ３５を経て、テス
ト信号がＤＵＴ３９の各ピンに与えられると共に、その
応答信号をＦＰ１６ｉからの期待値とパターン比較さ
れ、テストが行われる。ここで、ＦＰ１６ｉのｉの数値
は１〜準備されたピン数分までで、例えば、５１２とか
１０２４という数までの数値である。

【００１１】ところで、図１１に示す従来のパターン発
生器３２を高速化するためには、それぞれのＰＧ、つま
り、ＳＱＰＧ１０やＳＣＰＧ１１やＡＬＰＧ１２を個々
に高速化する必要があった。そこで、ＳＱＰＧ１０で
は、サブルーチンやジャンプ命令やループ命令などに制
限を設けたり、高速で高価なメモリを用いたり、冗長な
メモリを用いたり種々な方式を用いていた。

【００１２】

【発明が解決しようとする課題】従来の図１１に示すパ
ターン発生器３２での高速化は、個々のＳＱＰＧ１０や
ＳＣＰＧ１１やＡＬＰＧ１２を高速化しなければなら
ず、高速化するほどそれぞれが高価な部品を多量に使用
し、大型化する傾向があった。このように個々のＰＧで
対処するため、融通性や拡張性に乏しかった。

【００１３】この発明は、比較的低コストで、サブルー
チンやジャンプ命令やループ命令などを含むパターンを
高速に発生でき、しかもより小型化にでき、融通性に富
み、更にアナログＩＣやアナログ・デジタル混在ＩＣや
今後開発されるであろう各種のＬＳＩにも適用できる拡
張性にも優れたパターン発生器３２を提供することを目
的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明は従来のＳＱＰＧ１０、ＳＣＰＧ１１及び
ＡＬＰＧ１２のシーケンスを共通に制御するメイン・シ
ーケンサを設け、メイン・シーケンサで制御されるサブ
・ＰＧとして複数のサブ・ＳＱＰＧと複数のサブ・ＡＬ
ＰＧと複数のサブ・ＡＵＸＰＧ( Sub AUXiliary Patter
n Generator)を設けた。アナログＬＳＩやアナログ・デ
ジタル混在ＬＳＩや新規構想のＬＳＩが開発されると、
そのＬＳＩ向けのサブ・ＰＧが設けられるように拡張性
を持たした。

【００１５】サブ・ＳＣＰＧはサブ・ＳＱＰＧと共用す
るように融通性を持たした。つまり、従来のＳＱＰＧ１
０でのロジックＬＳＩのテストでは、テスト・パターン
を全ピン数に近いパターン信号をパターン数は比較的浅
く準備させており、ＳＣＰＧ１１ではピン数は少ないが
パターン数は非常に深かった。そこで両者を共用するよ
うにサブ・ＳＱＰＧの数を多くし、ロジック・テストで
はパラレルに用い、スキャーン・テストではシリーズに
接続して融通性を発揮し、小型化した。

【００１６】更に、サブ・ＡＵＸＰＧを設けてアナログ
ＬＳＩやアナログ・デジタル混在ＬＳＩにも容易に適用
できるように拡張性を持たした。つまり、パターン発生
器としては、将来開発されるであろう新規のＬＳＩを含
めて、全ての半導体ＬＳＩのテストに適したものであ
る。次に発明の構成について説明する。

【００１７】第１発明は、パターン発生器の構成を主要
ＰＧ部と従属ＰＧ部に分割するようにしたことである。
主要ＰＧ部は、従属ＰＧ部の複数のサブ・ＰＧ群及び
ＰＧセレクタとＴＴＢとを制御するメイン・シーケンサ
と、メイン・シーケンサにより制御され補助パターン
を発生するＴＴＢ(Truth Table Buffer)より成ってい
る。但し、ＴＴＢは他の部署に設置してもよい。この明
細書では、便宜上ここに設置した。従属ＰＧ部は、メ
イン・シーケンサにより制御されシーケンシャル・パタ
ーンを発生する複数のサブ・ＳＱＰＧと、メイン・シー
ケンサにより制御されアルゴリズム・パターンを発生す
る複数のサブ・ＡＬＰＧと、メイン・シーケンサにより
制御されその他のパターンを発生する複数のサブ・ＡＵ
ＸＰＧと、から成るサブ・ＰＧ群と、メイン・シーケ
ンサにより制御されサブ・ＰＧ群のいずれかのサブ・Ｐ
Ｇの出力信号を選択してパターン信号を出力するＰＧセ
レクタから成っている。更に、主要ＰＧ部のＴＴＢから
の補助パターン信号と従属ＰＧ部のＰＧセレクタからの
パターン信号との論理和をとりパターン信号を出力する
オア回路を具備している半導体試験装置用パターン発生
器である。

【００１８】第２発明は、第１発明における主要ＰＧ部
と従属ＰＧ部の役割分担に関する構成である。つまり、 メイン・シーケンサのインストラクションは、オペコ
ード、オペランド１、オペランド２、ＰＧセレクト及び
スタート・アドレスから成り、オペコードとしてCALL命
令、LOOP命令、JUMP命令とSTOP命令を持ち、オペランド
１はLOOP命令又はJUMP命令時の飛び先の相対アドレスあ
るいは絶対アドレスを、オペランド２はLOOPの回数を、
ＰＧセレクトは従属ＰＧ部のいずれかのサブ・ＰＧを選
択し、スタート・アドレスは選択されたいずれかのサブ
・ＰＧのスタート・アドレスXXXXXXXX又は選択されたい
ずれかのサブ・ＰＧにおける前回のＲＥＴの次のアドレ
スから実行するＣＮＴｉを有しており、ＴＴＢにはＤＵ
Ｔの試験対象ピン以外の複数のピンに印加する補助パタ
ーン信号を有して、メイン・シーケンサからの命令で一
連のパターン信号を出力するＴＴＢであり、従属ＰＧ部
のそれぞれのサブ・ＰＧには、複数のＮＯＰ命令に続く
ＤＵＴの試験対象ピンに対するパターン信号と、ＲＴＮ
命令に続くＤＵＴの試験対象ピンに対するパターン信号
のみを有し、メイン・シーケンサからの命令で一連のパ
ターン信号を出力する従属ＰＧ部である、

【００１９】第３発明は、ＤＵＴの高度化によって、例
えばアナログ・デジタル混在のＬＳＩなどで、同時に複
数信号を入力できるようなＤＵＴに対しての構成であ
る。そこで、第１発明及び第２発明において、ＤＵＴの
テスト・ピンを複数に分割して複数のピン・グループと
し、ピン・グループ毎にＰＧセレクタを持ち、ピン・グ
ループ毎に独立したサブ・ＰＧを割り当てて、ＤＵＴの
複数の入力端子に同時に一連のパターン信号を供給でき
るようにした。

【００２０】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を、図３にメイン
・シーケンサのインストラクション・メモリのフォーマ
ットの説明図を、図４から図９に数種類のパターンの説
明図を示す。図１１と同一部分には同一符号を付す。

【００２１】図１は、この発明のパターン発生器３２の
ブロック図である。主要ＰＧ部１は、メイン・シーケン
サ３とメイン・シーケンサ３により制御されるＴＴＢ(T
ruth Table Buffer)４で構成される。ＴＴＢ４は、主要
ＰＧ部１に置かずに、他の部署に置いてもよい。この明
細書では、便宜上ここに設置した。従属ＰＧ部２は、メ
イン・シーケンサ３により制御され、シーケンシャル・
パターンを発生する複数のサブ・ＳＱＰＧ５ｉ（ｉ＝１
〜ｎ）とアルゴリズム・パターンを発生する複数のサブ
・ＡＬＰＧ６ｉ（ｉ＝１〜２）とその他のパターンを発
生する複数のサブ・ＡＵＸＰＧ７ｉ（ｉ＝１〜２）とか
ら成るサブ・ＰＧ群を有し、このサブ・ＰＧ群のいずれ
かのサブ・ＰＧの出力信号を選択してパターン信号を出
力するＰＧセレクタ８とから構成される。上記のＰＧセ
レクタ８からの出力パターン信号と主要ＰＧ部２のＴＴ
Ｂ４からの出力パターン信号との論理和をとるオア回路
１５を有し、これらでパターン発生器３２は構成されて
いる。

【００２２】メイン・シーケンサ３は数ＫＷ（数キロ・
ワード）程度の小容量のインストラクション・メモリを
有している。インストラクション・メモリのフォーマッ
トを図３に示す。オペコード、オペランド１、オペラン
ド２、ＰＧセレクト及びスタートアドレスで構成されて
いる。オペコードは、CALL命令、LOOP命令、JAMP命令と
STOP命令を持つ。ここで、CALL命令はＰＧセレクトで選
択されたサブ・ＰＧを動作させる。 RTNで復帰する。LO
OP命令は、現在のアドレスとオペランド１とのアドレス
間をループする。JAMP命令は、オペランド１のアドレス
へジャンプする。STOP命令で停止する。オペランド１
は、LOOP命令又はPUMP命令時の飛び先の相対アドレスあ
るいは絶対アドレスを持つ。オペランド２は、LOOPの回
数を示す。ＰＧセレクトは従属ＰＧ部のいずれかのサブ
・ＰＧを選択する。スタート・アドレスは選択されたい
ずれかのサブ・ＰＧのスタート・アドレスXXXXXXXX、又
は選択されたいずれかのサブ・ＰＧにおける前回のＲＥ
Ｔの次のアドレスから実行するＣＮＴｉがある。

【００２３】メイン・シーケンサ３は、上記のインスト
ラクションをインストラクション・メモリより読み出し
てジャンプ、ループ等のシーケンス制御を行う。つま
り、ＴＴＢ４にはパターンアドレスを指示し、選択され
たサブ・ＰＧにもスタート・アドレスを指示してサブ・
ＰＧを起動させる。サブ・ＰＧが起動すると、サブ・Ｐ
Ｇのリターン命令が実行されるまでメイン・シーケンサ
は停止する。

【００２４】ＴＴＢ４は、インストラクション・メモリ
と同程度の深さのパターン容量を持っている。そして、
メイン・シーケンサ３から指示されたアドレスの補助パ
ターンを発生してオア回路１５に出力する。ここで補助
パターンとは、ＤＵＴの試験対象ピン以外の複数のピン
に印加するパターン信号をいうことにする。補助パター
ンはサブ・ＰＧのリターン命令が実行されるまで保持さ
れる。また、サブ・ＰＧが‘０’を出力した場合や、サ
ブ・ＰＧがそのピンに割り当てられていない場合は、Ｔ
ＴＢ４からの補助パターンがそのままオア回路１５を経
て、ＦＰ１６ｉに出力される。

【００２５】従属ＰＧ部２のそれぞれのサブ・ＰＧに
は、複数のＮＯＰ命令に続くＤＵＴ３９の試験対象ピン
に対するパターン信号と、ＲＴＮ命令に続くＤＵＴの試
験対象ピンに対するパターン信号のみを有し、メイン・
シーケンサからの命令で一連のパターン信号を出力する
従属ＰＧ部２である。従属ＰＧ部２には、サブ・ＳＱＰ
Ｇ５ｉ、サブ・ＡＬＰＧ６ｉ、サブ・ＡＵＸＰＧ７ｉや
ＰＧセレクタ８がある。

【００２６】サブ・ＳＱＰＧ５ｉは数ＭＷの容量を持つ
メモリを複数のｎ個設けている。メイン・シーケンサ３
から指示されたスタート・アドレスからリターン命令ま
でパターンを発生し、リターン命令でメイン・シーケン
サ３に制御を戻す。サブ・ＳＱＰＧ５ｉは高速にパター
ンを発生させるために、シーケンシャル・パターンのみ
を発生し、ループ、ジャンプ、サブルーチンなどの機能
は持たない。サブルーチン、ジャンプ、ループなどの命
令はメイン・シーケンサ３で複数のサブ・ＳＱＰＧ５ｉ
を切り換え動作させることにより実現する。

【００２７】サブ・ＡＬＰＧ６ｉも、サブ・ＳＱＰＧ５
ｉと同様にメイン・シーケンサ３から指示されたスター
ト・アドレスからリターン命令までパターンを発生し、
リターン命令で制御をメイン・シーケンサに戻す。サブ
・ＡＵＸＰＧ( Sub AUXiliary Pattern Generator)７ｉ
も、サブ・ＳＱＰＧ５ｉと同様にメイン・シーケンサ３
から指示されたスタート・アドレスからリターン命令ま
でパターンを発生し、リターン命令で制御をメイン・シ
ーケンサに戻す。このサブ・ＡＵＸＰＧ７ｉは、ＤＵＴ
３９のアナログＬＳＩやアナログ・デジタル混在ＬＳＩ
等のパターン発生に用いる。

【００２８】ＰＧセレクタ８は、メイン・シーケンサ３
の制御によりサブ・ＳＱＰＧ５ｉ、サブ・ＡＬＰＧ６ｉ
やサブ・ＡＵＸＰＧ７ｉの各サブ・ＰＧの出力パターン
信号を選択し、ＤＵＴ３９の特定ピンに割り当てるよう
にする。出力パターン信号をＤＵＴ３９の特定ピンに割
り当てる作業のプログラムは、サブ・ＰＧに行わせても
よい。

【００２９】論理和回路、つまりオア回路１５はＰＧセ
レクタ８からのテスト・ピン向けのテスト・パターン信
号とＴＴＢ４からのテスト・ピン以外の複数のピンに印
加するパターン信号との論理和をとり、ＦＰ１６ｉに出
力する。ＦＰ１６ｉは、パターン信号を波形整形しタイ
ミングをとり、ドライバ３５ｉを経てＤＵＴ３９のそれ
ぞれのピンにテスト信号を与えたり、図示していない
が、パターン比較器３７に期待値パターン信号を供給す
る。

【００３０】図２は、ＤＵＴ３９の複数のテスト・ピン
に同時に一連のパターン信号を供給できる構成図であ
る。例えば、アナログ・デジタル混在ＬＳＩのテスト
で、アナログ部とデジタル部を同時に別々にテストした
り、同時に複数のピンにテスト信号を与えてその応答信
号をテストしたりすることができるようにした。そのた
めに、ＰＧセレクタ８を複数設けて、それぞれ独立して
サブ・ＰＧが出力するパターン信号をセレクトし出力で
きるようにした。これを実現するために、ＤＵＴ３９の
テスト・ピンを複数に分割し、ピン・グループ毎にＰＧ
セレクタ８ｉとサブ・ＰＧを割り当てるようにした。

【００３１】図４から図９までは、シーケンス・プログ
ラムとパターン発生順の説明図である。図４は、サブル
ーチン、ジャンプ、ループを含まないパターンの例であ
る。図４（Ａ）に示すように、メイン・シーケンサ３の
シーケンス・プログラムはCALL命令とSTOP命令のみであ
る。CALL命令はサブ・ＰＧを選択するＰＧセレクトとス
タート・アドレスを指示する。この例では、初めにサブ
・ＳＱＰＧ５₁ を選択しスタート・アドレスは０番地で
ある。リターン命令で戻ると、次にサブ・ＳＱＰＧ５₂
を選択し０番地を指示する。以下、同様にサブ・ＰＧを
選択し、指示したアドレスからパターンを発生させる。
図４（Ｂ）は、パターン発生順の説明図である。メイン
・シーケンサ３からの命令に従い、サブ・ＳＱＰＧ５₁
の０番地から NOP命令でパターンを発生し、 RTN命令で
一度メイン・シーケンサ３に戻るが、続けてサブ・ＳＱ
ＰＧ５₂ の０番地から NOP命令でパターンを発生する。
以下、同様である。いわゆる、垂れ流しで高速にパター
ンを発生させる。メイン・シーケンサ３でのSTOP命令
で、パターン発生は終了する。

【００３２】図５は、サブルーチンを含むパターンの発
生例である。サブ・ＳＱＰＧ５₁ をメインのパターンと
し、途中でサブルーチンのサブ・ＳＱＰＧ５₂ を用いて
いる。図５（Ａ）のシーケンス・プログラムは、CALL命
令とSTOP命令のみであり、図５（Ｂ）のようにパターン
は発生する。

【００３３】図６は、条件、無条件を含むジャンプ命令
の例である。ここで、JUNP命令と次図７のLOOP命令は、
２行の命令を１行で表示している。（ JUNP +2 SQPG1
0）は （CALL SQPG1 0）と、（ JUNP +2）の２行の命令
を、１行で表示した。従って図６（Ａ）のシーケンス・
プログラムの１行目の意味は、サブ・ＳＱＰＧ５₁の０
番地よりパターン発生を開始し、リターン命令で戻ると
２つ先にジャンプせよ、との命令である。従って、図６
（Ｂ）のパターン発生のようになる。

【００３４】図７は、ループ命令を含むパターン発生の
例である。サブ・ＳＱＰＧ５₂ とサブ・ＳＱＰＧ５₃ と
を連続させて、２回のループ動作を行っている。図８
は、スキャン・テストのパターン発生の例である。スキ
ャン・テストのプログラムは膨大な量である。そこで、
サブ・ＳＱＰＧ５ｉを従続して縦長にして用いる。図８
ではサブ・ＳＱＰＧ５₁ からサブ・ＳＱＰＧ５₁₆までの
１６個のサブ・ＳＱＰＧ５ｉを用いた例である。このよ
うにサブ・ＳＱＰＧ５ｉはＳＣＰＧとしても用いること
ができ、融通性がある。

【００３５】図９は、メモリ・テストあるいはメモリ・
テストを含むパターンの発生例である。メモリ・テスト
であるから、サブ・ＡＬＰＧ６ｉを用いる。図９（Ａ）
はシーケンス・プログラムであり、CALL命令とSTOP命令
のみである。図９（Ｂ）のようにパターンは発生する。
ここで、サブ・ＡＬＰＧ６₁ での命令、Ｘ＜ＸＨ、は、
ＸアドレスにレジスタＸＨの値を挿入せよ、の意味であ
る。

【００３６】

【発明の効果】以上詳細に説明したように、この発明は
従来のＳＱＰＧ１０、ＳＣＰＧ１１及びＡＬＰＧ１２の
シーケンスを共通に制御するメイン・シーケンサ３を設
け、メイン・シーケンサ３で制御されるサブ・ＰＧとし
て複数のサブ・ＳＱＰＧ５ｉと複数のサブ・ＡＬＰＧ６
ｉと複数のサブ・ＡＵＸＰＧ７ｉを設けた。アナログＬ
ＳＩやアナログ・デジタル混在ＬＳＩに用いる。また、
新規構想のＬＳＩが開発されても、そのＬＳＩ向けのサ
ブ・ＰＧが設けられるように拡張性を持たした。

【００３７】サブ・ＳＣＰＧはサブ・ＳＱＰＧ５ｉと共
用するように融通性を持たした。つまりサブ・ＳＱＰＧ
５ｉの数を多くし、ロジック・テストではパラレルに用
い、スキャーン・テストではシリーズに接続して融通性
を発揮し、小型化した。更にサブ・ＡＵＸＰＧ７ｉを設
けてアナログＬＳＩやアナログ・デジタル混在ＬＳＩや
将来開発されるであろう新規のＬＳＩを含めたＬＳＩの
テストに容易に適用できるように拡張性を持たした。

【００３８】メイン・シーケンサ３やサブ・ＰＧでの命
令を単純化して、パターン発生の速度を更に高速化し
た。上述したようにこの発明のパターン発生器は、融通
性や拡張性に富み、高速に動作し、更に小型化でき、低
コストにできるので、その技術的効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明の他の実施例の構成図である。

【図３】この発明のメイン・シーケンサ３のインストラ
クション・メモリのフォーマットの説明図である。

【図４】この発明での、サブルーチン、ジャンプ、ルー
プを含まないパターンの説明図である。（Ａ）はシーケ
ンス・プログラムであり、（Ｂ）はパターン発生順であ
る。

【図５】この発明での、サブルーチンを含むパターンの
説明図である。（Ａ）はシーケンス・プログラムであ
り、（Ｂ）はパターン発生順である。

【図６】この発明での、条件付きや無条件でのジャンプ
を含むパターンの説明図である。（Ａ）はシーケンス・
プログラムであり、（Ｂ）はパターン発生順である。

【図７】この発明での、ループを含むパターンの説明図
である。（Ａ）はシーケンス・プログラムであり、
（Ｂ）はパターン発生順である。

【図８】この発明での、スキャーン・テストを含むパタ
ーンの説明図である。（Ａ）はシーケンス・プログラム
であり、（Ｂ）はパターン発生順である。

【図９】この発明での、メモリ・テストを含むパターン
の説明図である。（Ａ）はシーケンス・プログラムであ
り、（Ｂ）はパターン発生順である。

【図１０】従来の半導体試験装置の基本的な構成図であ
る。

【図１１】従来の半導体試験装置におけるパターン発生
器３２の構成図である。

【符号の説明】

１ 主要ＰＧ部 ２ 従属ＰＧ部 ３ メイン・シーケンサ ４ ＴＴＢ(Truth Table Buffer) ５ｉ サブ・ＳＱＰＧ(Sub SeQuential Pattern Gene
rator) ６ｉ サブ・ＡＬＰＧ(Sub ALgorithmic Pattern Gen
erator) ７ｉ サブ・ＡＵＸＰＧ(Sub AUXiliary Pattern Gen
erator) ８、８ｉ ＰＧセレクタ １０ ＳＱＰＧ(SeQuential Pattern Generator) １１ ＳＣＰＧ(SCan Pattern Generator) １２ ＡＬＰＧ(ALgorithmic Pattern Generator) １３ ＭＵＸ( マルチ・フ゜レクサ) １４ ＰＤＳ(Programmable Data Selector) １５ オア回路 １６、１６ｉ ＦＰ（フレーム・プロセッサ） ３１ テスト・プロセッサ ３２ パターン発生器 ３３ タイミング発生器 ３４ 波形整形器 ３５ ドライバ ３６ コンパレータ ３７ パターン比較器 ３８ フェイル・メモリ ３９、３９ｉ ＤＵＴ（被測定デバイス）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＤＵＴへの試験パターンとパターン比較
   器への期待値パターンとを生成する半導体試験装置のパ
   ターン発生器において、 従属ＰＧ部の複数のサブ・ＰＧ群及びＰＧセレクタとＴ
   ＴＢとを制御するメイン・シーケンサと、メイン・シー
   ケンサにより制御され補助パターンを発生するＴＴＢ
   と、より成る主要ＰＧ部と、 メイン・シーケンサにより制御されシーケンシャル・パ
   ターンを発生する複数のサブ・ＳＱＰＧと、メイン・シ
   ーケンサにより制御されアルゴリズム・パターンを発生
   する複数のサブ・ＡＬＰＧと、メイン・シーケンサによ
   り制御されその他のパターンを発生する複数のサブ・Ａ
   ＵＸＰＧとから成るサブ・ＰＧ群と、メイン・シーケン
   サにより制御されサブ・ＰＧ群のいずれかのサブ・ＰＧ
   の出力信号を選択してパターン信号を出力するＰＧセレ
   クタと、より成る従属ＰＧ部と、 主要ＰＧ部のＴＴＢからの補助パターン信号と従属ＰＧ
   部のＰＧセレクタからのパターン信号との論理和をとり
   パターン信号を出力するオア回路と、 を具備することを特徴とする半導体試験装置用パターン
   発生器。
2. 【請求項２】 メイン・シーケンサのインストラクショ
   ンは、オペコード、オペランド１、オペランド２、ＰＧ
   セレクト及びスタート・アドレスから成り、オペコード
   としてCALL命令、LOOP命令、JUMP命令とSTOP命令を持
   ち、オペランド１はLOOP命令又はJUMP命令時の飛び先の
   相対アドレスあるいは絶対アドレスを、オペランド２は
   LOOPの回数を、ＰＧセレクトは従属ＰＧ部のいずれかの
   サブ・ＰＧを選択し、スタート・アドレスは選択された
   いずれかのサブ・ＰＧのスタート・アドレスXXXXXXXX又
   は選択されたいずれかのサブ・ＰＧにおける前回のＲＥ
   Ｔの次のアドレスから実行するＣＮＴｉを有しており、 ＴＴＢには、ＤＵＴの試験対象ピン以外の複数のピンに
   印加する補助パターン信号を有しており、 従属ＰＧ部のそれぞれのサブ・ＰＧには、複数のＮＯＰ
   命令に続くＤＵＴの試験対象ピンに対するパターン信号
   と、ＲＴＮ命令に続くＤＵＴの試験対象ピンに対するパ
   ターン信号のみを有しておる、ことを特徴とする請求項
   １記載の半導体試験装置用パターン発生器。
3. 【請求項３】 ＤＵＴのテスト・ピンを複数に分割して
   複数のピン・グループとし、ピン・グループ毎にＰＧセ
   レクタを持ち、ピン・グループ毎に独立したサブ・ＰＧ
   を割り当てて、ＤＵＴの複数の入力端子に同時に一連の
   パターン信号を供給することを特徴とする請求項１又は
   ２記載の半導体試験装置用パターン発生器。