JP5059837B2 - スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 - Google Patents
スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 Download PDFInfo
- Publication number
- JP5059837B2 JP5059837B2 JP2009275718A JP2009275718A JP5059837B2 JP 5059837 B2 JP5059837 B2 JP 5059837B2 JP 2009275718 A JP2009275718 A JP 2009275718A JP 2009275718 A JP2009275718 A JP 2009275718A JP 5059837 B2 JP5059837 B2 JP 5059837B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- broadcaster
- virtual
- broadcast
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
Claims (44)
- ブロードキャストスキャン入力を備え、スキャンベースの集積回路をテストするために、前記ブロードキャストスキャン入力を介して仮想スキャンパターンを受け入れてブロードキャストスキャンパターンを生成するブロードキャスタにおいて、
前記スキャンベースの集積回路は、複数のスキャンチェーンを含み、
各スキャンチェーンは、直列に結合されている複数のスキャンセルを含み、
前記ブロードキャスタは、
前記ブロードキャストスキャン入力に直接的に接続されている組合せ論理ネットワークを具備し、
前記組合せ論理ネットワークは、複数のブロードキャストスキャンの出力と、複数の論理ゲートとを含み、
前記複数の論理ゲートは、1つ以上のANDゲート、ORゲート、NANDゲート、NORゲート、マルチプレクサ、バッファ、またはインバータ、あるいは、前記論理ゲートのうちの任意の組合せを含み、
前記複数の論理ゲートは、前記ブロードキャストスキャン入力と前記組合せ論理ネットワークの出力との間で接続され、組合せ論理を単に使用することによって、前記論理ネットワークの出力において前記仮想スキャンパターンをブロードキャストスキャンパターンにマッピングする手段を形成しているブロードキャスタ。 - 第1のスキャンコネクタを使用して、2つの選択されたスキャンチェーンを1つの長いスキャンチェーンに併合することをさらに含み、
前記第1のスキャンコネクタは、バッファ、インバータ、マルチプレクサ、または、インバータおよびメモリ素子を備えているロックアップ素子である請求項1記載のブロードキャスタ。 - 前記選択されたスキャンチェーンと他の選択されたスキャンチェーンとの相互依存性を低減または除去するように、選択されたスキャンチェーンに挿入されている第2のスキャンコネクタをさらに具備し、
前記第2のスキャンコネクタは、1つ以上のスペアスキャンセルをさらに含む請求項1記載のブロードキャスタ。 - 各選択されたスキャンチェーン内の前記スキャンセルを選択的に再配列するように、または、選択されたスキャンチェーンを2つ以上の短いスキャンチェーンに分割するように、前記組合せ論理ネットワークの出力と前記スキャンチェーン内の選択されたスキャンセルとに挿入されている第3のスキャンコネクタをさらに具備し、
前記第3のスキャンコネクタは、1つ以上のマルチプレクサをさらに備え、
前記マルチプレクサは、1つ以上の仮想スキャン入力によって制御される請求項1記載のブロードキャスタ。 - 前記組合せ論理ネットワークは、XORゲート、XNORゲート、または、XORゲートとXNORゲートとを組合せたものをさらに含む請求項1記載のブロードキャスタ。
- 前記ブロードキャスタを、前記スキャンベースの集積回路の内部または外部に選択的に配置することをさらに含む請求項1記載のブロードキャスタ。
- 前記ブロードキャストスキャン入力の数は、3つ以下である請求項1記載のブロードキャスタ。
- ブロードキャストスキャン入力を備え、スキャンベースの集積回路をテストするために、前記ブロードキャストスキャン入力ならびに仮想スキャン入力を介して仮想スキャンパターンを受け入れて、ブロードキャストスキャンパターンを生成するブロードキャスタにおいて、
前記スキャンベースの集積回路は、複数のスキャンチェーンを含み、
各スキャンチェーンは、直列に結合されている複数のスキャンセルを含み、
前記ブロードキャスタは、
a)各シフトサイクル中または各テストセッション間に前記ブロードキャスタの動作を制御する仮想スキャン制御機構と、
b)前記ブロードキャストスキャン入力に直接的に接続されている組合せ論理ネットワークとを備え、
前記組合せ論理ネットワークは、複数のブロードキャストスキャンの出力と、複数の論理ゲートとを備え、
前記複数の論理ゲートは、1つ以上のANDゲート、ORゲート、NANDゲート、NORゲート、マルチプレクサ、バッファ、またはインバータ、あるいは、前記論理ゲートのうちの任意の組合せを含み、
前記複数の論理ゲートは、前記ブロードキャストスキャン入力と前記組合せ論理ネットワークの出力との間で接続され、組合せ論理を単に使用することによって、前記論理ネットワークの出力において前記仮想スキャンパターンをブロードキャストスキャンパターンにマッピングする手段を形成しているブロードキャスタ。 - 第1のスキャンコネクタを使用して、2つの選択されたスキャンチェーンを1つの長いスキャンチェーンに併合することをさらに含み、
前記第1のスキャンコネクタは、バッファ、インバータ、マルチプレクサ、または、インバータおよびメモリ素子を備えているロックアップ素子である請求項8記載のブロードキャスタ。 - 前記選択されたスキャンチェーンと他の選択されたスキャンチェーンとの相互依存性を低減または除去するように、選択されたスキャンチェーンに挿入されている第2のスキャンコネクタをさらに具備し、
前記第2のスキャンコネクタは、1つ以上のスペアスキャンセルをさらに含む請求項8記載のブロードキャスタ。 - 各選択されたスキャンチェーン内の前記スキャンセルを選択的に再配列するように、または、選択されたスキャンチェーンを2つ以上の短いスキャンチェーンに分割するように、前記組合せ論理ネットワークの出力と前記スキャンチェーン内の選択されたスキャンセルとに挿入されている第3のスキャンコネクタをさらに具備し、
前記第3のスキャンコネクタは、1つ以上のマルチプレクサをさらに備え、
前記マルチプレクサは、1つ以上の仮想スキャン入力によって制御される請求項8記載のブロードキャスタ。 - 前記仮想スキャン制御機構は、1つ以上のバッファまたはインバータをさらに含む請求項8記載のブロードキャスタ。
- 前記仮想スキャン制御機構は、復号器である請求項8記載のブロードキャスタ。
- 前記仮想スキャン制御機構は、1つ以上のメモリ素子を備えている有限状態機械であり、
前記有限状態機械は、テストセッションが開始する前に、予め定められた状態でロードされる請求項8記載のブロードキャスタ。 - 前記仮想スキャン制御機構は、シフトレジスタである請求項14記載のブロードキャスタ。
- 前記仮想スキャンパターンを、前記ブロードキャスタの前記仮想スキャン入力と前記ブロードキャストスキャン入力とに送ることと、
前記ブロードキャスタによって生成された前記ブロードキャストスキャンパターンを、前記スキャンベースの集積回路中の前記スキャンチェーンの選択されたスキャンデータ入力に送ることとをさらに含む請求項8記載のブロードキャスタ。 - 前記組合せ論理ネットワークは、1つ以上のXORゲート、XNORゲート、または、XORゲートとXNORゲートとを組合せたものをさらに含む請求項8記載のブロードキャスタ。
- 前記ブロードキャスタは、前記スキャンベースの集積回路の内部または外部に選択的に配置される請求項8記載のブロードキャスタ。
- 前記ブロードキャストスキャン入力の数は、3つ以下である請求項8記載のブロードキャスタ。
- ATE(自動テスト装置)に記憶されている仮想スキャンパターンを受け入れ、ブロードキャスタによってブロードキャストスキャンパターンを生成し、スキャンベースの集積回路をテストするための方法において、
前記スキャンベースの集積回路は、複数のスキャンチェーンを含み、
各スキャンチェーンは、直列に結合されている複数のスキャンセルを含み、
前記スキャンチェーンは、前記ブロードキャスタに結合され、
前記ブロードキャスタは、ANDゲート、ORゲート、NANDゲート、NORゲート、マルチプレクサ、バッファ、インバータを含む1つ以上の論理ゲート、または、前記論理ゲートのうちの任意の組合せを備えた組合せ論理ネットワークであり、
前記1つ以上の論理ゲートは、組合わせ論理を単に使用することによって、前記論理ネットワークの出力において前記仮想スキャンパターンを前記ブロードキャストスキャンパターンにマッピングする手段を形成し、
前記方法は、
a)1つのステップにおける1つ以上の選択された故障に対する前記仮想スキャンパターンを生成するために、組合せ論理ネットワークによって課せられている任意の入力制約条件を、自動テストパターン生成(ATPG)プログラムに直接的に組み込むことと、
b)前記ブロードキャスタを前記ATEと前記スキャンベースの集積回路との間に配置することと、
c)前記ATEに記憶されている新規の前記仮想スキャンパターンを前記ブロードキャスタに送り、組合せ論理を単に使用することによって、前記ブロードキャストスキャンパターンを生成し、前記スキャンベースの集積回路における製造故障をテストすることと、
d)前記スキャンベースの集積回路のテスト応答を、期待されるテスト応答と比較することと、
e)所定の限界基準が満たされるまで、ステップ(c)および(d)を繰り返すこととを含む方法。 - 前記ブロードキャスタは、複数のスキャンコネクタを使用して、前記組合せ論理ネットワークの出力を前記スキャンベースの集積回路中の選択されたスキャンチェーン入力と接続することをさらに含み、
前記複数のスキャンコネクタは、1つ以上のバッファ、インバータ、各々がインバータおよびメモリ素子を備えているロックアップ素子、スペアスキャンセル、マルチプレクサ、または、前記のものの任意の組合せを含む請求項20記載の方法。 - 前記ブロードキャスタは、仮想スキャン制御機構を使用して、前記組合せ論理ネットワークを制御することをさらに含み、
前記仮想スキャン制御機構は、各シフトサイクル中または各テストセッション間に前記ブロードキャスタの動作を制御する請求項20記載の方法。 - 前記仮想スキャン制御機構は、1つ以上のバッファまたはインバータをさらに含む請求項22記載の方法。
- 前記仮想スキャン制御機構は、復号器である請求項22記載の方法。
- 前記仮想スキャン制御機構は、1つ以上のメモリ素子を備える有限状態機械であり、
前記有限状態機械は、テストセッションが開始する前に、予め定められた状態でロードされる請求項22記載の方法。 - 前記仮想スキャン制御機構は、シフトレジスタである請求項25記載の方法。
- 前記ブロードキャスタは、前記スキャンベースの集積回路内または前記ATE内部に選択的に配置される請求項20記載の方法。
- 前記スキャンベースの集積回路のテスト応答を、期待されるテスト応答と比較することは、さらに、比較のために、前記集積回路の選択された出力を圧縮する圧縮器を使用することをさらに含み、
前記圧縮器は、シミュレーションを使用して前記ATEにおいて選択的にモデル化され、前記スキャンベースの集積回路と前記ATEの間に配置されている請求項20記載の方法。 - 前記圧縮器は、選択的に、XORネットワークまたはマルチ入力シグネチャレジスタ(MISR)であり、
前記マルチ入力シグネチャレジスタ(MISR)は、複数のXORゲートおよび複数のメモリ素子をさらに含む請求項28記載の方法。 - 前記圧縮器は、マスクネットワークを使用して、選択されたスキャンチェーン中の選択されたスキャンセルのテストまたは診断を使用可能または使用不能にすることをさらに含み、
前記マスクネットワークは、1つ以上のANDゲートを含む請求項28記載の方法。 - 前記圧縮器は、前記スキャンベースの集積回路内または前記ATE内部に選択的に配置される請求項28記載の方法。
- 前記組合せ論理ネットワークは、XORゲート、XNORゲート、または、XORゲートとXNORゲートとを組合せたものをさらに含む請求項20記載の方法。
- ATE(自動テスト装置)に記憶されている仮想スキャンパターンを受け入れ、ブロードキャストスキャンパターンを生成し、スキャンベースの集積回路をテストするための方法において、
前記スキャンベースの集積回路は、ブロードキャスタおよび複数のスキャンチェーンを含み、
各スキャンチェーンは、直列に結合されている複数のスキャンセルを含み、
前記スキャンチェーンは、前記ブロードキャスタに結合され、
前記ブロードキャスタは、ANDゲート、ORゲート、NANDゲート、NORゲート、マルチプレクサ、バッファ、インバータを含む1つ以上の論理ゲート、または、前記論理ゲートのうちの任意の組合せを備えた組合せ論理ネットワークであり、
前記1つ以上の論理ゲートは、組合せ論理を単に使用することによって、前記論理ネットワークの出力において前記仮想スキャンパターンを前記ブロードキャストスキャンパターンにマッピングする手段を形成し、
前記方法は、
a)シミュレーションを使用して、前記ATEにおいて前記ブロードキャスタをモデル化することと、
b)前記ATEに記憶されている新規の前記仮想スキャンパターンを適用し、前記シミュレートされたブロードキャスタモデルを使用して、前記ブロードキャストスキャンパターンを生成することと、
c)前記ATEで前記ブロードキャスタによって生成された前記ブロードキャストスキャンパターンを前記スキャンベースの集積回路中の前記スキャンチェーンに送り、前記スキャンベースの集積回路中の製造故障をテストすることと、
d)前記スキャンベースの集積回路のテスト応答を、期待されるテスト応答と比較することと、
e)予め定められた限界基準が満たされるまで、ステップ(b)ないし(d)を繰り返すこととを含む方法。 - 前記ブロードキャスタは、複数のスキャンコネクタを使用して、前記組合せ論理ネットワークの出力を、前記スキャンベースの集積回路中の選択されたスキャンチェーン入力に接続することをさらに含み、
前記複数のスキャンコネクタは、1つ以上のバッファ、インバータ、各々がインバータおよびメモリ素子を備えているロックアップ素子、スペアスキャンセル、マルチプレクサ、または、前記のものの任意の組合せを含む請求項33記載の方法。 - 前記ブロードキャスタは、仮想スキャン制御機構を使用して、前記組合せ論理ネットワークを制御することをさらに含み、
前記仮想スキャン制御機構は、各シフトサイクル中または各テストセッション間に前記ブロードキャスタの動作を制御する請求項33記載の方法。 - 前記仮想スキャン制御機構は、1つ以上のバッファまたはインバータをさらに含む請求項35記載の方法。
- 前記仮想スキャン制御機構は、復号器である請求項35記載の方法。
- 前記仮想スキャン制御機構は、DフリップフロップやDラッチのような、1つ以上のメモリ素子を含む有限状態機械であり、
前記有限状態機械は、テストセッションが開始する前に、予め定められた状態でロードされる請求項35記載の方法。 - 前記仮想スキャン制御機構は、シフトレジスタである請求項38記載の方法。
- 前記スキャンベースの集積回路のテスト応答を、期待されるテスト応答と比較することは、比較のために、前記集積回路の選択された出力を圧縮する圧縮器を使用することをさらに含み、
前記圧縮器は、シミュレーションを使用して前記ATEにおいて選択的にモデル化され、前記スキャンベースの集積回路と前記ATEの間に配置される請求項33記載の方法。 - 前記圧縮器は、選択的に、XORネットワークまたはマルチ入力シグネチャレジスタ(MISR)であり、
前記マルチ入力シグネチャレジスタ(MISR)は、複数のXORゲートおよび複数のメモリ素子をさらに含む請求項40記載の方法。 - 前記圧縮器は、マスクネットワークを使用して、選択されたスキャンチェーン中の選択されたスキャンセルのテストまたは診断を使用可能または使用不能にすることをさらに含み、
前記マスクネットワークは、1つ以上のANDゲートを含む請求項40記載の方法。 - 前記圧縮器は、前記スキャンベースの集積回路内または前記ATE内部に選択的に配置される請求項40記載の方法。
- 前記組合せ論理ネットワークは、1つ以上のXORゲート、XNORゲート、または、XORゲートとXNORゲートとを組合せたものをさらに含む請求項33記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US34838302P | 2002-01-16 | 2002-01-16 | |
US60/348,383 | 2002-01-16 | ||
US10/339,667 US7552373B2 (en) | 2002-01-16 | 2003-01-10 | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit |
US10/339,667 | 2003-01-10 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003566569A Division JP4903365B2 (ja) | 2002-01-16 | 2003-01-16 | スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010107516A JP2010107516A (ja) | 2010-05-13 |
JP5059837B2 true JP5059837B2 (ja) | 2012-10-31 |
Family
ID=27668920
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003566569A Expired - Fee Related JP4903365B2 (ja) | 2002-01-16 | 2003-01-16 | スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 |
JP2009275718A Expired - Fee Related JP5059837B2 (ja) | 2002-01-16 | 2009-12-03 | スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003566569A Expired - Fee Related JP4903365B2 (ja) | 2002-01-16 | 2003-01-16 | スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7552373B2 (ja) |
EP (1) | EP1466184A4 (ja) |
JP (2) | JP4903365B2 (ja) |
CN (2) | CN1615443A (ja) |
AU (1) | AU2003244366A1 (ja) |
WO (1) | WO2003067272A1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7412672B1 (en) * | 2002-01-16 | 2008-08-12 | Syntest Technologies, Inc. | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit |
US9062710B2 (en) * | 2013-02-05 | 2015-06-23 | Schaeffler Technologies AG & Co. KG | Combined load rolling bearing |
US7444567B2 (en) * | 2002-04-09 | 2008-10-28 | Syntest Technologies, Inc. | Method and apparatus for unifying self-test with scan-test during prototype debug and production test |
US7082558B2 (en) * | 2002-11-25 | 2006-07-25 | Texas Instruments Incorporated | Increasing possible test patterns which can be used with sequential scanning techniques to perform speed analysis |
US7240260B2 (en) | 2002-12-11 | 2007-07-03 | Intel Corporation | Stimulus generation |
US7058869B2 (en) * | 2003-01-28 | 2006-06-06 | Syntest Technologies, Inc. | Method and apparatus for debug, diagnosis, and yield improvement of scan-based integrated circuits |
WO2004072660A2 (en) * | 2003-02-13 | 2004-08-26 | Mentor Graphics Corporation | Compressing test responses using a compactor |
US7509550B2 (en) * | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
US7512851B2 (en) * | 2003-08-01 | 2009-03-31 | Syntest Technologies, Inc. | Method and apparatus for shifting at-speed scan patterns in a scan-based integrated circuit |
US7574640B2 (en) * | 2003-09-05 | 2009-08-11 | Intel Corporation | Compacting circuit responses |
US20050138500A1 (en) * | 2003-11-25 | 2005-06-23 | Chimsong Sul | Functional test design for testability (DFT) and test architecture for decreased tester channel resources |
US7231615B2 (en) * | 2003-12-08 | 2007-06-12 | Cadence Design Systems, Inc. | Methods and apparatus for transforming sequential logic designs into equivalent combinational logic |
US20050210349A1 (en) * | 2004-03-22 | 2005-09-22 | Lambert Michael R | Scan test tools, models and/or methods |
US7590905B2 (en) * | 2004-05-24 | 2009-09-15 | Syntest Technologies, Inc. | Method and apparatus for pipelined scan compression |
US7945833B1 (en) | 2004-05-24 | 2011-05-17 | Syntest Technologies, Inc. | Method and apparatus for pipelined scan compression |
US7231570B2 (en) | 2004-05-26 | 2007-06-12 | Syntest Technologies, Inc. | Method and apparatus for multi-level scan compression |
US7272767B2 (en) * | 2005-04-29 | 2007-09-18 | Freescale Semiconductor, Inc. | Methods and apparatus for incorporating IDDQ testing into logic BIST |
ATE464571T1 (de) * | 2005-11-04 | 2010-04-15 | Nxp Bv | Verfahren und testvorrichtung zur prüfung integrierter schaltungen |
CN101310191B (zh) * | 2005-11-14 | 2011-04-20 | Nxp股份有限公司 | 集成电路装置以及实现方法 |
US8020047B2 (en) * | 2006-01-17 | 2011-09-13 | Xyratex Technology Limited | Method and apparatus for managing storage of data |
CN102129031B (zh) | 2006-02-17 | 2015-03-11 | 明导公司 | 多级测试响应压缩器 |
JP4842876B2 (ja) * | 2007-03-30 | 2011-12-21 | 富士通セミコンダクター株式会社 | 故障診断装置及び故障診断方法 |
US8423845B2 (en) * | 2008-12-01 | 2013-04-16 | Mentor Graphics Corporation | On-chip logic to log failures during production testing and enable debugging for failure diagnosis |
CN101515479B (zh) * | 2009-03-30 | 2014-11-19 | 北京中星微电子有限公司 | 一种提高扫描链测试覆盖率的方法和装置 |
US7996741B2 (en) * | 2009-08-24 | 2011-08-09 | Syntest Technologies, Inc. | Method and apparatus for low-pin-count scan compression |
US8205125B2 (en) * | 2009-10-23 | 2012-06-19 | Texas Instruments Incorporated | Enhanced control in scan tests of integrated circuits with partitioned scan chains |
JP5843358B2 (ja) * | 2010-01-15 | 2016-01-13 | 国立大学法人 奈良先端科学技術大学院大学 | 半導体集積回路のテストパターン生成方法、プログラム、およびコンピュータ読み取り可能な記録媒体 |
JP2013186620A (ja) | 2012-03-07 | 2013-09-19 | Toshiba Corp | 半導体集積回路の設計装置、半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路の設計プログラムを記憶した記憶媒体 |
US8924803B2 (en) * | 2012-10-17 | 2014-12-30 | Nanya Technology Corporation | Boundary scan test interface circuit |
US9057765B2 (en) * | 2013-04-12 | 2015-06-16 | International Business Machines Corporation | Scan compression ratio based on fault density |
US9110135B2 (en) * | 2013-09-23 | 2015-08-18 | International Business Machines Corporation | Chip testing with exclusive OR |
US9404969B1 (en) * | 2013-11-01 | 2016-08-02 | Cadence Design Systems, Inc. | Method and apparatus for efficient hierarchical chip testing and diagnostics with support for partially bad dies |
US9448284B2 (en) * | 2014-05-08 | 2016-09-20 | Texas Instruments Incorporated | Method and apparatus for test time reduction using fractional data packing |
JP6530216B2 (ja) * | 2015-03-27 | 2019-06-12 | 株式会社メガチップス | 半導体集積回路の試験回路及びこれを用いた試験方法 |
US10184980B2 (en) * | 2016-09-06 | 2019-01-22 | Texas Instruments Incorporated | Multiple input signature register analysis for digital circuitry |
EP3324295B1 (en) * | 2016-11-18 | 2021-04-14 | u-blox AG | Self-test capable integrated circuit apparatus and method of self-testing an integrated circuit |
CN108226763B (zh) * | 2016-12-15 | 2021-08-20 | 三星电子株式会社 | 用于扫描链重新排序的方法、设备和计算机程序产品 |
US10775432B2 (en) * | 2018-05-30 | 2020-09-15 | Seagate Technology Llc | Programmable scan compression |
US10746790B1 (en) | 2019-03-25 | 2020-08-18 | International Business Machines Corporation | Constrained pseudorandom test pattern for in-system logic built-in self-test |
KR102412816B1 (ko) * | 2020-10-23 | 2022-06-23 | 연세대학교 산학협력단 | 스캔 셀 재배치 방법 및 스캔 셀 재배치 장치 |
KR102432940B1 (ko) * | 2020-10-29 | 2022-08-18 | 에스케이하이닉스 주식회사 | 반도체 테스트 시스템 |
US11378623B2 (en) * | 2020-12-08 | 2022-07-05 | International Business Machines Corporation | Diagnostic enhancement for multiple instances of identical structures |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4503537A (en) | 1982-11-08 | 1985-03-05 | International Business Machines Corporation | Parallel path self-testing system |
US5701309A (en) | 1992-12-02 | 1997-12-23 | At&T Global Information Solutions Company | Automated test equipment digital tester expansion apparatus |
US5923836A (en) | 1994-01-03 | 1999-07-13 | Texas Instruments Incorporated | Testing integrated circuit designs on a computer simulation using modified serialized scan patterns |
US5574853A (en) * | 1994-01-03 | 1996-11-12 | Texas Instruments Incorporated | Testing integrated circuit designs on a computer simulation using modified serialized scan patterns |
US5991909A (en) * | 1996-10-15 | 1999-11-23 | Mentor Graphics Corporation | Parallel decompressor and related methods and apparatuses |
US5983380A (en) * | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
US6256760B1 (en) | 1998-11-13 | 2001-07-03 | Nortel Networks Limited | Automatic test equipment scan test enhancement |
US6327685B1 (en) | 1999-05-12 | 2001-12-04 | International Business Machines Corporation | Logic built-in self test |
US6684358B1 (en) * | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
US6327687B1 (en) | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
JP3845016B2 (ja) * | 1999-11-23 | 2006-11-15 | メンター・グラフィクス・コーポレーション | テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション |
US6611933B1 (en) * | 2000-04-12 | 2003-08-26 | International Business Machines Corporation | Real-time decoder for scan test patterns |
US6901546B2 (en) * | 2001-06-07 | 2005-05-31 | International Business Machines Corporation | Enhanced debug scheme for LBIST |
-
2003
- 2003-01-10 US US10/339,667 patent/US7552373B2/en not_active Expired - Fee Related
- 2003-01-16 JP JP2003566569A patent/JP4903365B2/ja not_active Expired - Fee Related
- 2003-01-16 AU AU2003244366A patent/AU2003244366A1/en not_active Abandoned
- 2003-01-16 CN CNA038021145A patent/CN1615443A/zh active Pending
- 2003-01-16 WO PCT/US2003/000029 patent/WO2003067272A1/en active Application Filing
- 2003-01-16 CN CN201110377919.9A patent/CN102495362B/zh not_active Expired - Fee Related
- 2003-01-16 EP EP03737526A patent/EP1466184A4/en not_active Withdrawn
-
2009
- 2009-12-03 JP JP2009275718A patent/JP5059837B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4903365B2 (ja) | 2012-03-28 |
CN102495362A (zh) | 2012-06-13 |
EP1466184A1 (en) | 2004-10-13 |
WO2003067272A1 (en) | 2003-08-14 |
US20030154433A1 (en) | 2003-08-14 |
CN1615443A (zh) | 2005-05-11 |
JP2010107516A (ja) | 2010-05-13 |
EP1466184A4 (en) | 2006-06-07 |
JP2005517189A (ja) | 2005-06-09 |
CN102495362B (zh) | 2014-03-26 |
US7552373B2 (en) | 2009-06-23 |
AU2003244366A1 (en) | 2003-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5059837B2 (ja) | スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置 | |
US9121902B2 (en) | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit | |
US7412637B2 (en) | Method and apparatus for broadcasting test patterns in a scan based integrated circuit | |
US9696377B2 (en) | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit | |
US7231570B2 (en) | Method and apparatus for multi-level scan compression | |
US7058869B2 (en) | Method and apparatus for debug, diagnosis, and yield improvement of scan-based integrated circuits | |
US7721173B2 (en) | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit | |
US7996741B2 (en) | Method and apparatus for low-pin-count scan compression | |
US7032148B2 (en) | Mask network design for scan-based integrated circuits | |
Pandey et al. | Reconfiguration technique for reducing test time and test data volume in Illinois scan architecture based designs | |
US7590905B2 (en) | Method and apparatus for pipelined scan compression | |
US7493540B1 (en) | Continuous application and decompression of test patterns to a circuit-under-test | |
US7945833B1 (en) | Method and apparatus for pipelined scan compression | |
Pouya et al. | Synthesis of zero-aliasing elementary-tree space compactors | |
US6553530B1 (en) | Integrated circuit devices that include self-test apparatus for testing a plurality of functional blocks and methods of testing same | |
US20140143623A1 (en) | Method and apparatus for low-pin-count scan compression | |
US10996273B2 (en) | Test generation using testability-based guidance | |
US11150299B2 (en) | Flexible isometric decompressor architecture for test compression | |
Liu | Design for test methods to reduce test set size |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110518 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110518 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110607 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120802 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |