JP2020518826A - 集積回路での動的スキャンチェーン再構成 - Google Patents

集積回路での動的スキャンチェーン再構成 Download PDF

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Abstract

複数のスキャンチェーン（１０８）を有する集積回路（ＩＣ）（１００）用の例示的なテスト回路（１０３）は、第１の回路（１０２）および第２の回路（１０４）と、上記第１の回路と上記複数のスキャンチェーンとの間に結合され、上記第２の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータ（１０６）とを備え、上記スキャンチェーンルータは、イネーブル信号に応答して、（１）上記第１の回路を上記複数のスキャンチェーンの各々に結合するか、または、（２）上記第２の回路を１つ以上の連結されたスキャンチェーン（１０９）に結合し、各連結されたスキャンチェーンは、上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む。

Description

技術分野
本開示の例は、一般に電子回路に関し、特に、集積回路（ＩＣ）における動的スキャンチェーン再構成に関する。
背景
特定用途向け集積回路（ＡＳＩＣ）などの集積回路（ＩＣ）は、テスト容易化設計（ＤＦＴ）手法を用いて設計される。ＤＦＴ手法は、スキャンチェーンなどのテスト容易化機能を回路設計に追加する。スキャンチェーンは、チェーンで順次接続される複数のフリップフロップ（「フロップ」）によって形成される。最初のフロップの入力は入力ピン（「スキャンイン」）に接続され、最後のフロップの出力は出力ピン（「スキャンアウト」）に接続される。スキャンチェーンが設計に挿入されることにより、テスト入力データがシフトインされ、テスト結果データがシフトアウトされる。
ＩＣ製造業者は、縮退故障のテスト、パスの遅延テスト（パスが機能周波数で動作しているかどうかの判定など）など、さまざまな理由でスキャンテストを実行する。このようなスキャンテストは通常、製造中に自動試験装置（ＡＴＥ）を用いて実行される。ＩＣは、スキャン圧縮を利用して、ＩＣのテストに必要なデータ量を削減でき、それにより、ＡＴＥのリソースが解放され、テストコストを削減することができる。ＩＣは、ロジック組み込み自己テスト（ＬＢＩＳＴ）機能を用いて自己テストを実行するように設計することもできる。ＬＢＩＳＴは、現場で回路をテストでき、外部ピンに直接接続されていない内部回路をテストすることができる。ＬＢＩＳＴは、スキャンチェーンにテスト入力を与え、スキャンチェーンからテスト出力を受け取ることもできる。ＩＣは、電源が投入されるとＬＢＩＳＴを実行することができる。
通常、パワーオンＬＢＩＳＴは、デバイスのパワーオン時間が仕様を満たすよう、ランタイム制限を示す。ランタイム制限を満たすために、ＬＢＩＳＴはより小さなスキャンチェーン（たとえば、フロップがより少ないスキャンチェーン）を利用することができる。逆に、製造スキャンテストでは、より大きなスキャンチェーン（たとえば、より多くのフロップを有するスキャンチェーン）を用いる。製造スキャンテストの場合、スキャンチェーン長を短くすることは圧縮比を大きくする。特定の点を超えて圧縮比を大きくすると、テスト範囲に影響する。したがって、ＬＢＩＳＴ機能および製造スキャン圧縮／解凍機能の両方を含むＩＣにおいてはスキャンチェーン長の点で対立がある。
概要
集積回路（ＩＣ）において動的スキャンチェーン再構成を与える手法について説明する。一例では、複数のスキャンチェーンを有する集積回路（ＩＣ）用のテスト回路は、第１の回路および第２の回路と、上記第１の回路と上記複数のスキャンチェーンとの間に結合され、上記第２の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータとを備え、上記スキャンチェーンルータは、イネーブル信号に応答して、（１）上記第１の回路を上記複数のスキャンチェーンの各々に結合するか、または、（２）上記第２の回路を１つ以上の連結されたスキャンチェーンに結合し、各連結されたスキャンチェーンは、上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む。
別の例では、集積回路（ＩＣ）は、複数のスキャンチェーンと、複数のスキャンチェーンに結合されるテスト回路とを含む。上記テスト回路は、第１の回路および第２の回路と、上記第１の回路と上記複数のスキャンチェーンとの間に結合され、上記第２の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータとを備え、上記スキャンチェーンルータは、イネーブル信号に応答して、（１）上記第１の回路を上記複数のスキャンチェーンの各々に結合するか、または、（２）上記第２の回路を１つ以上の連結されたスキャンチェーンに結合し、各連結されたスキャンチェーンは、上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む。
別の例では、複数のスキャンチェーンを有する集積回路（ＩＣ）をテストする方法は、自動試験装置（ＡＴＥ）から１つ以上のテスト信号を受け取ることと、上記１つ以上のテスト信号を解凍することと、上記複数のスキャンチェーンを１つ以上の連結されたスキャンチェーンに連結することとを備え、各連結されたスキャンチェーンは上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含み、上記方法はさらに、上記１つ以上のテスト信号の各々を、上記連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合することと、上記１つ以上の連結されたスキャンチェーンの各々の出力を上記ＡＴＥに結合することとを備える。
これらおよび他の局面は、以下の詳細な説明を参照して理解することができる。
図面の簡単な説明
上記の特徴を詳細に理解することができるように、いくつかの例を添付の図面に示す実装例を参照することにより、上記で簡潔に要約した、より詳細な説明を得ることができる。ただし、添付の図面は典型的な実装例のみを示すため、その範囲を限定するものと見なされるべきではないことに留意されたい。
一例による集積回路（ＩＣ）を示すブロック図である。 一例による図１のＩＣのスキャンチェーンをより詳細に示すブロック図である。 一例によるスキャンチェーンルータを示すブロック図である。 本明細書で説明するテスト回路を用いることができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示す。 一例に従って図１のＩＣをテストするためのシステムを示す。 一例に従って図１のＩＣをテストする方法を示すフロー図である。
理解を容易にするために、可能な場合、図に共通する同一の要素を示すために同一の参照番号が使用される。一例の要素は他の例に有益に組み込まれ得る。
詳細な説明
以下、図面を参照してさまざまな特徴について説明する。図面は縮尺通りに描かれる場合と描かれない場合があり、同様の構造または機能の要素は、図面全体を通して同様の参照番号で表されることに留意されたい。図面は、特徴の説明を容易にすることのみを目的としていることに留意されたい。それらは、クレームされる発明の網羅的な説明として、またはクレームされる発明の範囲に対する制限として意図されるものではない。さらに、示される例は、示されるすべての局面または利点を有する必要はない。特定の例に関連して説明される局面または利点は、必ずしもその例に限定されるものではなく、そのように示されない場合または明示的に説明されない場合でも任意の他の例で実施することができる。
集積回路（ＩＣ）において動的スキャンチェーン再構成を与える手法について説明する。一例において、ＩＣは、スキャンチェーンルータを有するテスト回路を含む。スキャンチェーンルータは、スキャン関連テストのさまざまなモードに合わせて、ＩＣ内のスキャンチェーンをさまざまな長さのチェーンに動的に構成することができる。たとえば、パワーオンロジック組み込み自己テスト（ＬＢＩＳＴ）モードでは、起動シーケンスを高速化するために、スキャンチェーンをより短くして、実行を高速化する必要があり得る。対照的に、自動試験装置（ＡＴＥ）を用いる製造スキャンテストでは、ＬＢＩＳＴモードで用いられるものよりも長いスキャンチェーンが必要になり得、なぜならば、製造スキャンテストは圧縮比の点で制限されるからである。特定の圧縮比を超えると、自動テストパターン生成（ＡＴＰＧ）を用いてテストパターンを作成するのが、より難しくなる。さらに、製造スキャンテストの場合、より短いスキャンチェーン（ＬＢＩＳＴで必要なものなど）により、カバレッジが低下したり、テスト時間が長くなる可能性がある。本明細書の例で説明されるスキャンチェーンルータは、さまざまなアプリケーション（たとえば、ＬＢＩＳＴアプリケーションおよび製造スキャンテストアプリケーションの両方）に対して、より長いスキャンチェーンおよびより短いスキャンチェーンの両方をサポートする。これらおよびさらなる局面について、図面を参照して以下で説明する。
図１は、一例による集積回路（ＩＣ）１００を示すブロック図である。ＩＣ１００は、テスト回路１０３およびコアロジック１１０を含む。コアロジック１１０は、複数のスキャンチェーン１０８を含む。スキャンチェーン１０８の各々は、複数の順次結合されたフリップフロップ（「フロップ」）を含む。テスト回路１０３は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路１０２、スキャン圧縮器／解凍器回路１０４、およびスキャンチェーンルータ回路（「スキャンチェーンルータ１０６」）を含む。
スキャンチェーンルータ１０６は、スキャンチェーン１０８とＬＢＩＳＴ回路１０２との間に結合される。スキャンチェーンルータ１０６は、スキャンチェーン１０８とスキャン圧縮器／解凍器回路１０４との間にも結合される。ＬＢＩＳＴ回路１０２は、ＬＢＩＳＴ出力を与える。スキャン圧縮器／解凍器回路１０４は、自動試験装置（ＡＴＥ）入力／出力（「ATE In/Out」）を含む。スキャンチェーンルータ１０６は、ＬＢＩＳＴイネーブル信号（「LBIST enable」）を受け取る入力を含む。
動作中、スキャンチェーンルータ１０６は、スキャンチェーン１０８を、異なるテストモード用のさまざまな長さのスキャンチェーンに結合する。第１のテストモード（「ＬＢＩＳＴモード」）では、スキャンチェーンルータ１０６は、スキャンチェーン１０８をより短い長さのスキャンチェーンに結合する。第２のテストモード（「スキャン圧縮器／解凍器モード」）では、スキャンチェーンルータ１０６は、スキャンチェーン１０８を、ＬＢＩＳＴモードに対して、より長い長さを有するスキャンチェーンに結合する（「連結されたスキャンチェーン１０９」）。
ＬＢＩＳＴモードでは、スキャンチェーンルータ１０６は、ＬＢＩＳＴ回路１０２をスキャンチェーン１０８に結合する。スキャン圧縮器／解凍器モードでは、スキャンチェーンルータ１０６は、スキャン圧縮器／解凍器回路１０４をスキャンチェーン１０８に結合する。ＡＴＥ装置（図１には示されていない）は、（例えば、製造中に）スキャン圧縮器／解凍器１０４のＡＴＥ入出力に結合されることができる。ＬＢＩＳＴ回路１０２のＬＢＩＳＴ出力は、直接または別のテスト回路（例えば、ジョイントテストアクショングループ（ＪＴＡＧ）回路のテストアクセスポート（ＴＡＰ））を介してアクセスされることができる。場合によっては、スキャン圧縮器／解凍器１０４のＡＴＥ入出力は、ＩＣ１００の製造中にのみアクセス可能であり、ＩＣ１００がパッケージされるとアクセスできない。ＬＢＩＳＴ回路１０２のＬＢＩＳＴ出力は、製造中およびＩＣ１００がパッケージ化された後の両方においてアクセス可能であり得る。
ＬＢＩＳＴイネーブル信号は、スキャンチェーンルータ１０６のモードを制御する。ＬＢＩＳＴイネーブルがアサートされると、スキャンチェーンルータ１０６はＬＢＩＳＴモードになる。ＬＢＩＳＴイネーブルがデアサートされると、スキャンチェーンルータ１０６はスキャン圧縮器／解凍器モードになる。一例では、ＬＢＩＳＴイネーブルは通常はアサートされ、製造中にはＡＴＥテストを実行するようデアサートされることができる。ＬＢＩＳＴイネーブルは、ＩＣ１００がパッケージ化された後は、アクセス可能またはアクセス不可となり得る。
図２は、一例によるスキャンチェーン１０８をより詳細に示すブロック図である。この例では、スキャンチェーン１０８は、別個のスキャンチェーン１０８１...１０８Ｍを含み、Ｍは１より大きい整数である。各スキャンチェーン１０８ｘ（ｘ∈［１...Ｋ］）は、複数のフロップ２０２を含む。各スキャンチェーン１０８ｘの（最後のフロップ以外の）フロップ２０２は、出力から入力に順次結合される。スキャンチェーン１０８ｘの最初のフロップ２０２の入力、およびスキャンチェーン１０８ｘの最後のフロップ２０２の出力は、スキャンチェーンルータ１０６に結合される。
スキャンチェーンルータ１０６は、ＬＢＩＳＴ回路１０２に結合されるＭビット入力２０６と、ＬＢＩＳＴ回路１０２に結合されるＭビット出力２０８とを含む。ＬＢＩＳＴモードでは、Ｍビット入力２０６は、Ｍ個のスキャンチェーン１０８１...１０８Ｍの各々に対する入力テスト信号を含む。Ｍビット出力２０８は、Ｍ個のスキャンチェーン１０８１...１０８Ｍの各々からの出力テスト信号を含む。スキャンチェーンルータ１０６は、入力２０６上のＭ個のテスト信号を、それぞれ、Ｍ個のスキャンチェーン１０８１...１０８Ｍの入力に渡す。スキャンチェーンルータ１０６は、スキャンチェーン１０８１...１０８ＭのＭ個の出力を、それぞれ、出力２０８上でＭ個の出力テスト信号として渡す。
スキャンチェーンルータ１０６は、スキャン解凍器／圧縮器回路１０４の解凍器１０４Ｄに結合されるＮビット入力２１０を含む。スキャンチェーンルータ１０６は、スキャン解凍器／圧縮器回路１０４の圧縮器１０４Ｃに結合されるＮビット出力２１２を含む。一般に、ＮはＭより小さい整数である。スキャン圧縮器／解凍器モードでは、Ｎビット入力２１０は、Ｎ個の連結されたスキャンチェーン１０９の各々に対する入力テスト信号を含む。Ｎビット出力２１２は、Ｎ個の連結されたスキャンチェーン１０９の各々についての出力テスト信号を含む。スキャンチェーンルータ１０６は、複数のスキャンチェーン１０８を連結してＮ個の連結されたスキャンチェーン１０９の各々を形成するように構成される。たとえば、Ｎ＝Ｍ／２（たとえば、Ｍ対Ｎの比が２）を考える。ここで、Ｍは０より大きい偶数の整数である。そのような例では、スキャンチェーンルータ１０６は、スキャンチェーン１０８の対を連結して、個々のスキャンチェーン１０８ｘの２倍の長さの連結されたスキャンチェーン１０９を形成する。ＭのＮに対する比率は、２より大きい他の整数とすることができる（たとえば、３つ以上のスキャンチェーン１０８を連結して、連結されたスキャンチェーンにすることができる）。さらに、各連結されたスキャンチェーンの長さが同じである必要はない。
図３は、一例によるスキャンチェーンルータ１０６を示すブロック図である。スキャンチェーンルータ１０６は、バイパスルータ回路３０２とチェーン連結回路３０４とを含む。この例では、Ｍ＝４およびＮ＝２と仮定する。バイパスルータ回路３０２は、ＬＢＩＳＴ回路１０２の出力２０８および入力２０６に結合される。この例では、ＬＢＩＳＴ回路１０２の出力２０８は４つの信号（「frmLBIST[3:0]」）を含む。同様に、ＬＢＩＳＴ回路１０２の入力２０６は、４つの信号（「toLIBST[3:0]」）を含む。バイパスルータ回路３０２は、出力３０６および入力３０８を含む。出力３０６は、４つの信号（「toChain[3:0]）を与える４つの出力３０６０...３０６３（図３において左から右へ）を含む。同様に、入力３０８は、４つの信号（「frmChain[3:0]」）を与える４つの入力３０８０...３０８３（図３において左から右へ）を含む。出力３０６の４つの信号は、それぞれ、４つのスキャンチェーン１０８１...１０８４の入力に結合される。入力３０８の４つの信号は、それぞれ、スキャンチェーン１０８１...１０８４の出力から受け取られる。
チェーン連結回路３０４は、解凍器１０４Ｄの出力２１０および圧縮器１０４Ｃの入力２１２に結合される。この例では、出力２１０は２つの信号（「frmDecomp[1:0]」）を含む。同様に、入力２１２は２つの信号（「toComp[1:0]」）を含む。この例では、チェーン連結回路３０４は、信号frmDecomp[0]を出力３０６０に、信号frmDecomp[1]を出力３０６２に結合する。チェーン連結回路３０４は、入力３０８０を出力３０６１に結合する。チェーン連結回路３０４は、入力３０８２を出力３０６３に結合する。チェーン連結回路３０４は、入力３０８１から信号toComp[0]を、および入力３０８３から信号toComp[1]を与える。
動作中、ＬＢＩＳＴイネーブル信号がアサートされると、バイパスルータ回路３０２が有効になり、チェーン連結回路３０４が無効になる。バイパスルータ回路３０２は、信号frmLBIST[3:0]をスキャンチェーン１０８１...１０８４の入力に渡す。バイパスルータ回路３０２は、スキャンチェーン１０８１...１０８４から出力された信号を信号toLBIST[3:0]として渡す。ＬＢＩＳＴイネーブル信号がデアサートされると、バイパスルータ回路３０２は無効になり、チェーン連結回路３０４は有効になる。そのような場合、チェーン連結回路３０４は、スキャンチェーン１０８１および１０８２を単一の連結されたチェーン１０９に連結する。同様に、チェーン連結回路３０４は、スキャンチェーン１０８３および１０８４を単一の連結されたチェーン１０９に連結する。
図３の例は、５つ以上のスキャンチェーン１０８をサポートするように拡張することができる。さらに、チェーン連結回路３０４は、３つ以上のスキャンチェーン１０８を連結して、各連結されたスキャンチェーンを形成することができる。したがって、各連結されたスキャンチェーンは、各個々のスキャンチェーン１０８よりも２倍、３倍、またはそれ以上長くなり得る。
上述のテスト回路１０３は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または同様のタイプのプログラマブル回路などの集積回路内に実装することができる。図４は、多数の異なるプログラマブルタイルを含むフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）４００のアーキテクチャを示し、これらのプログラマブルタイルは、マルチギガビットトランシーバ（「ＭＧＴ」）１、コンフィギュラブル論理ブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入力／出力ブロック（「ＩＯＢ」）４、コンフィギュレーションおよびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、特殊入力／出力ブロック（「Ｉ／Ｏ」）７（たとえば、コンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理などの他のプログラマブル論理８などを含む。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１０も含む。ＦＰＧＡ４００は、プログラマブルロジック全体にわたって配置されるスキャンチェーン１０８を含むことができる。テスト回路１０３は上記のようにスキャンチェーン１０８に結合される。
いくつかのＦＰＧＡでは、各プログラマブルタイルは、図４の上部に含まれる例によって示されるように、同一のタイル内のプログラマブル論理要素の入力および出力端子２０への接続を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）１１を含み得る。各プログラマブル相互接続要素１１は、同一のタイルまたは他のタイルにおける隣接するプログラマブル相互接続要素の相互接続セグメント２２への接続も含み得る。各プログラマブル相互接続要素１１は、論理ブロック（図示せず）間に一般的なルーティングリソースの相互接続セグメント２４への接続も含み得る。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント２４）のトラックを備える論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間にルーティングチャネルを含み得る。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント２４）は、１つ以上の論理ブロックにまたがっていてもよい。プログラマブル相互接続要素１１は、一般的なルーティングリソースとともに、示されているＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。
例示的な実現例では、ＣＬＢ２は、ユーザ論理＋単一のプログラマブル相互接続要素（「ＩＮＴ」）１１を実現するようにプログラム可能なコンフィギュラブル論理要素（「ＣＬＥ」）１２を含み得る。ＢＲＡＭ３は、１つ以上のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１３を含み得る。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに左右される。示されている例では、ＢＲＡＭタイルは、５個のＣＬＢと同じ高さを有するが、他の数（たとえば、４個）も使用されてもよい。ＤＳＰタイル６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１４を含み得る。ＩＯＢ４は、たとえば、プログラマブル相互接続要素１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）１５の２つのインスタンスを含み得る。当業者に明らかであるように、たとえばＩ／Ｏ論理要素１５に接続された実際のＩ／Ｏパッドは、典型的には、入力／出力論理要素１５の領域に限定されるものではない。
示されている例では、（図４に示される）ダイの中央付近の水平領域は、コンフィギュレーション、クロックおよび他の制御論理に使用される。この水平領域または列から延在する垂直な列９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分布させるのに使用される。
図４に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を破壊するさらなる論理ブロックを含む。さらなる論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。たとえば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。プロセッサブロック１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラマブル処理システムに及ぶさまざまな構成要素を含み得る。
なお、図４は、例示的なＦＰＧＡアーキテクチャを示すよう意図されているに過ぎない。たとえば、一行における論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図１の上部に含まれる相互接続／論理実現例は、純粋に例示である。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実現を容易にするために、典型的には、ＣＬＢが現れるところはどこでもＣＬＢの２つ以上の隣接する行が含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズによって変わる。
図５および図６は、一例によるＩＣ１００をテストするためのシステムおよび方法を示す。図５に示すように、ＩＣ１００はＡＴＥ５０２に結合することができる。ＡＴＥ５０２は、スキャン圧縮器／解凍器回路１０４のＡＴＥ入出力に結合される。
図６は、一例に従ってＩＣ１００をテストする方法６００を示す。方法６００はステップ６０２で始まり、スキャンチェーンルータ１０６は、スキャンチェーン１０８を連結して、連結されたスキャンチェーン１０９を形成する。一例では、スキャンチェーンルータ１０６は、イネーブル信号（例えば、上述のＬＢＩＳＴイネーブル信号などの静的イネーブル信号）に応答して連結を実行する。静的イネーブル信号は、チェーン連結回路３０４を有効にし、バイパスルータ回路３０２を無効にする。
ステップ６０４で、解凍器１０４Ｄは、ＡＴＥ５０２からテスト信号を受け取る。ステップ６０６で、解凍器１０４Ｄはテスト信号を解凍する。ステップ６０８で、スキャンチェーンルータ１０６は、テスト信号を、連結されたスキャンチェーン１０９の入力に結合する。ステップ６１０で、スキャンチェーンルータ１０６は、連結されたスキャンチェーン１０９の出力を圧縮器１０４Ｃに結合し、圧縮器１０４Ｃは出力を圧縮する。ステップ６１２で、圧縮器１０４ＣはＡＴＥ５０２に出力を与える。
一例では、複数のスキャンチェーンを有する集積回路（ＩＣ）用のテスト回路が提供され得る。そのような回路は、第１の回路および第２の回路と、上記第１の回路と上記複数のスキャンチェーンとの間に結合され、上記第２の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータとを備えてもよく、上記スキャンチェーンルータは、イネーブル信号に応答して、（１）上記第１の回路を上記複数のスキャンチェーンの各々に結合するか、または、（２）上記第２の回路を１つ以上の連結されたスキャンチェーンに結合し、各連結されたスキャンチェーンは、上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む。
そのようなテスト回路において、上記第１の回路は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路を含んでもよく、上記第２の回路は、スキャン圧縮器／解凍器回路を含んでもよい。
そのようなテスト回路において、上記スキャン圧縮器／解凍器回路は、自動試験装置（ＡＴＥ）と上記スキャンチェーンルータとの間にインターフェースを与えてもよい。
そのようなテスト回路において、上記複数のスキャンチェーンの各々は、上記ＩＣのコアロジックに配置される複数の順次結合されたフリップフロップを含んでもよい。
そのようなテスト回路において、スキャンチェーンルータは、上記第１の回路と上記複数のスキャンチェーンとの間に結合されるバイパスルータ回路と、上記第２の回路と上記複数のスキャンチェーンとの間に結合されるチェーン連結回路とを含んでもよい。
そのようなテスト回路において、上記第１の回路は、複数の出力信号を有する出力と、複数の入力信号を有する入力とを含んでもよく、上記バイパスルータ回路は、上記複数の出力信号の各々を上記複数のスキャンチェーンのうちの対応するスキャンチェーンに結合し、上記複数の入力信号の各々を上記複数のスキャンチェーンのうちの対応するスキャンチェーンから受け取るよう構成されてもよい。
そのようなテスト回路において、上記第２の回路は、１つ以上の出力信号を有する出力と、１つ以上の入力信号を有する入力とを含んでもよく、上記チェーン連結回路は、上記１つ以上の出力信号の各々を上記１つ以上の連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合し、上記１つ以上の入力信号の各々を上記連結されたスキャンチェーンのうちの対応する１つ以上から受け取るように構成されてもよい。
そのようなテスト回路において、上記第２の回路は、上記１つ以上の出力信号を有する出力を含む解凍器と、上記１つ以上の入力信号を有する入力を含む圧縮器とを含んでもよい。
別の例において、集積回路（ＩＣ）が提供されてもよい。そのようなＩＣは、複数のスキャンチェーンと、上記複数のスキャンチェーンに結合されるテスト回路とを備えてもよく、上記テスト回路は、第１の回路および第２の回路と、上記第１の回路と上記複数のスキャンチェーンとの間に結合され、上記第２の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータとを含み、上記スキャンチェーンルータは、イネーブル信号に応答して、（１）上記第１の回路を上記複数のスキャンチェーンの各々に結合するか、または、（２）上記第２の回路を１つ以上の連結されたスキャンチェーンに結合し、各連結されたスキャンチェーンは、上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む。
あるそのようなＩＣにおいて、上記第１の回路は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路を含んでもよく、上記第２の回路は、スキャン圧縮器／解凍器回路を含んでもよい。
あるそのようなＩＣにおいて、上記スキャン圧縮器／解凍器回路は、自動試験装置（ＡＴＥ）と上記スキャンチェーンルータとの間にインターフェースを与えてもよい。
あるそのようなＩＣにおいて、上記複数のスキャンチェーンの各々は、上記ＩＣのコアロジックに配置される複数の順次結合されたフリップフロップを含んでもよい。
あるそのようなＩＣにおいて、上記スキャンチェーンルータは、上記第１の回路と上記複数のスキャンチェーンとの間に結合されるバイパスルータ回路と、上記第２の回路と上記複数のスキャンチェーンとの間に結合されるチェーン連結回路とを含んでもよい。
あるそのようなＩＣにおいて、上記第１の回路は、複数の出力信号を有する出力と、複数の入力信号を有する入力とを含んでもよく、上記バイパスルータ回路は、上記複数の出力信号の各々を上記複数のスキャンチェーンのうちの対応するスキャンチェーンに結合し、上記複数の入力信号の各々を上記複数のスキャンチェーンのうちの対応するスキャンチェーンから受け取るように構成されてもよい。
あるそのようなＩＣにおいて、上記第２の回路は、１つ以上の出力信号を有する出力と、１つ以上の入力信号を有する入力とを含んでもよく、上記チェーン連結回路は、上記１つ以上の出力信号の各々を上記１つ以上の連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合し、上記１つ以上の入力信号の各々を上記連結されたスキャンチェーンのうちの対応する１つ以上から受け取るように構成されてもよい。
あるそのようなＩＣにおいて、上記第２の回路は、上記１つ以上の出力信号を有する出力を含む解凍器と、上記１つ以上の入力信号を有する入力を含む圧縮器とを含んでもよい。
別の例では、複数のスキャンチェーンを有する集積回路（ＩＣ）をテストする方法が提供されてもよい。そのような方法は、上記複数のスキャンチェーンを１つ以上の連結されたスキャンチェーンに連結することを備えてもよく、各連結されたスキャンチェーンは上記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含み、上記方法はさらに、自動試験装置（ＡＴＥ）から１つ以上のテスト信号を受け取ることと、上記１つ以上のテスト信号を解凍することと、上記１つ以上のテスト信号の各々を、上記連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合することと、上記１つ以上の連結されたスキャンチェーンの各々の出力を上記ＡＴＥに結合することとを備えてもよい。
そのような方法はさらに、上記連結するステップを実行するようスキャンチェーンルータに結合されるイネーブル信号を制御することをさらに備えてもよい。
あるそのような方法において、上記制御するステップは、チェーン連結回路を有効にして上記連結するステップを実行することと、バイパスルータ回路を無効にすることとを含んでもよい。
あるそのような方法において、上記バイパスルータ回路は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路と上記複数のスキャンチェーンとの間に結合されてもよい。
上記は特定の例に向けられているが、他のさらなる例がその基本的な範囲から逸脱することなく考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (12)

  1. 複数のスキャンチェーンを有する集積回路（ＩＣ）用のテスト回路であって、
    第１の回路および第２の回路と、
    前記第１の回路と前記複数のスキャンチェーンとの間に結合され、前記第２の回路と前記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータとを備え、前記スキャンチェーンルータは、イネーブル信号に応答して、（１）前記第１の回路を前記複数のスキャンチェーンの各々に結合するか、または、（２）前記第２の回路を１つ以上の連結されたスキャンチェーンに結合し、各連結されたスキャンチェーンは、前記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含む、テスト回路。
  2. 前記第１の回路は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路を含み、前記第２の回路は、スキャン圧縮器／解凍器回路を含む、請求項１に記載のテスト回路。
  3. 前記スキャン圧縮器／解凍器回路は、自動試験装置（ＡＴＥ）と前記スキャンチェーンルータとの間にインターフェースを与える、請求項２に記載のテスト回路。
  4. 前記複数のスキャンチェーンの各々は、前記ＩＣのコアロジックに配置される複数の順次結合されたフリップフロップを含む、請求項１または請求項２に記載のテスト回路。
  5. 前記スキャンチェーンルータは、
    前記第１の回路と前記複数のスキャンチェーンとの間に結合されるバイパスルータ回路と、
    前記第２の回路と前記複数のスキャンチェーンとの間に結合されるチェーン連結回路とを含む、請求項１〜請求項４のいずれか１項に記載のテスト回路。
  6. 前記第１の回路は、複数の出力信号を有する出力と、複数の入力信号を有する入力とを含み、前記バイパスルータ回路は、前記複数の出力信号の各々を前記複数のスキャンチェーンのうちの対応するスキャンチェーンに結合し、前記複数の入力信号の各々を前記複数のスキャンチェーンのうちの対応するスキャンチェーンから受け取るように構成される、請求項５に記載のテスト回路。
  7. 前記第２の回路は、１つ以上の出力信号を有する出力と、１つ以上の入力信号を有する入力とを含み、前記チェーン連結回路は、前記１つ以上の出力信号の各々を前記１つ以上の連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合し、前記１つ以上の入力信号の各々を前記連結されたスキャンチェーンのうちの対応する１つ以上から受け取る、請求項５に記載のテスト回路。
  8. 前記第２の回路は、
    前記１つ以上の出力信号を有する出力を含む解凍器と、
    前記１つ以上の入力信号を有する入力を含む圧縮器とを含む、請求項１〜請求項７のいずれか１項に記載のテスト回路。
  9. 複数のスキャンチェーンを有する集積回路（ＩＣ）をテストする方法であって、
    前記複数のスキャンチェーンを１つ以上の連結されたスキャンチェーンに連結することを備え、各連結されたスキャンチェーンは前記複数のスキャンチェーンのうちの２つ以上のスキャンチェーンの連結を含み、前記方法はさらに、
    自動試験装置（ＡＴＥ）から１つ以上のテスト信号を受け取ることと、
    前記１つ以上のテスト信号を解凍することと、
    前記１つ以上のテスト信号の各々を、前記連結されたスキャンチェーンのうちの対応する連結されたスキャンチェーンに結合することと、
    前記１つ以上の連結されたスキャンチェーンの各々の出力を前記ＡＴＥに結合することとを備える、複数のスキャンチェーンを有する集積回路（ＩＣ）をテストする方法。
  10. 前記連結するステップを実行するようスキャンチェーンルータに結合されるイネーブル信号を制御することをさらに備える、請求項９に記載の方法。
  11. 前記制御するステップは、
    チェーン連結回路を有効にして前記連結するステップを実行することと、
    バイパスルータ回路を無効にすることとを含む、請求項１０に記載の方法。
  12. 前記バイパスルータ回路は、ロジック組み込み自己テスト（ＬＢＩＳＴ）回路と前記複数のスキャンチェーンとの間に結合される、請求項１１に記載の方法。
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