JP2006329876A - 半導体集積回路及びそのテスト方法 - Google Patents

Abstract

【課題】
スキャンチェーンを複数備える半導体集積回路におけるバーンインテストの効率化。
【解決手段】
半導体集積回路は、スキャンセルを直列に接続して構成された複数のスキャンチェーンと、異なるスキャンチェーンに含まれるスキャンセルを接続可能な選択回路とを備える。該構成の半導体集積回路のテストとして、（１）前記各スキャンチェーンにスキャン信号を入力し、前記各スキャンチェーンの出力を監視する第１のスキャンテストを実行し、バーンインテスト時には、（２−１）スキャンチェーンを接続した状態で、スキャン信号を入力した際の出力を監視する第２のスキャンテストと、（２−２）ロジックＢＩＳＴによるテストを実行する。
【選択図】
図２

Description

本発明は、半導体集積回路及びそのテスト方法に関し、特に、スキャンテスト法を適用可能な半導体集積回路及びそのテスト方法に関する。

半導体集積回路のテストとしていわゆるスキャンテスト法が知られているが、半導体集積回路の規模が増大すると、テストパターンも指数関数的に長くなるため、図７に示すように、複数のスキャンチェーンを備える方向で解決が見られている。また、例えば、特開２００３−１７９１４４号公報には、より短いテストパターンでテストを実行可能なスキャンチェーンの構成を行う半導体集積回路の設計方法が開示されている。

また、最終的な信頼性を確保するために、製品を過酷な環境に置いて動作させるバーンインテストが行われる。例えば、専用のＲＯＭに格納したテスト用プログラムを実行することによって回路内部を動作させる擬似ダイナミックバーンイン方式があり、この方式では、図８に示すように、例えば数十時間といったオーダーのバーンイン時間内に繰り返し上記テスト用プログラムの実行とリセットが行われる。このバーンインテストにおいても、半導体集積回路の規模の増大と複雑化により、良好なトグル率を確保できるテスト用プログラムの作成が困難となっている。そこで、特開２００２−３４０９６８号公報には、前記擬似ダイナミックバーンイン方式とスキャンテスト法を併用するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路を内蔵し、両者の特徴を併用して高いトグル率を得られるようにした半導体集積回路が紹介されている。

特開２００３−１７９１４４号公報 特開２００２−３４０９８８号公報

しかしながら、上記必要数のスキャンチェーンが複数用意されたタイプの半導体集積回路の場合、上述のバーンインテスト中に、端子の数やバーンイン装置側の制約により、そのすべてのスキャンチェーンを用いることができないため、テストパターンを流すことのできないフリップフロップが生じ、十分なトグル率を実現できないという問題点がある。より多くのスキャンチェーンを用いたバーンインテストをなしうるようパターン入力端子を増やすことも考えられるが、バーンイン装置側の入力端子数が一定だとすると、パターン入力端子数の増加は同時テスト可能チップ数の減少となって表れる。また、バーンイン装置側の入力端子数を増やす場合には、高価な装置導入コストが必要となる。これらはいずれも、製品コストを押し上げるため、容易に採用し得ないのが現状である。

また逆に、バーンインテストに使用することを主眼に置き、より多くのフリップフロップを網羅する長いスキャンチェーンを構成することも可能であるが、その場合は、スキャンインサイクルが増加し、通常のテスタ使用時のテストのスループットを低下させてしまうという問題点がある。

本発明の第１の視点によれば、スキャンセルを構成するフリップフロップを直列に接続して構成されたスキャンチェーンを複数備えて個別のスキャンテストを実行可能な半導体集積回路であって、一のスキャンチェーンに含まれるスキャンセルと、他のスキャンチェーンに含まれるスキャンセルを直列に接続可能とし、バーンインテスト時に、少なくとも２つのスキャンチェーンを直列に接続してなるスキャンチェーンを用いる第２のスキャンテストを実行可能としたことを特徴とする半導体集積回路が提供される。

また、本発明の第２の視点によれば、スキャンセルを構成するフリップフロップを直列に接続して構成された複数のスキャンチェーンと、該スキャンチェーンに含まれるスキャンセルを接続可能な選択回路とを備える半導体集積回路のテスト方法であって、（１）前記各スキャンチェーンにスキャン信号を入力し、前記各スキャンチェーンの出力を監視する第１のスキャンテストと、（２）前記一のスキャンチェーンに含まれるスキャンセルと、他のスキャンチェーンに含まれるスキャンセルを接続し、少なくとも２つのスキャンチェーンを直列に接続してなるスキャンチェーンを用いる第２のスキャンテストと、を実行する半導体集積回路のテスト方法が提供される。

本発明によれば、通常のテスタによるテスト効率を落とすことなく、複数のスキャンチェーンを有する構成の半導体集積回路のバーンインテストにおけるトグル率、テスト効率を確保し、初期故障製品の検出率を向上させることができる。

続いて、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。図１を参照すると、機能部２、テスト用ＲＯＭ３、モード選択部４とを備えた半導体集積回路１が示されている。

機能部２は、プログラムカウンタや命令レジスタ等を備えて、機能部自身を活性化する擬似ダイナミックバーンインテストを実行することが可能となっている。

テスト用ＲＯＭ３は、機能部の仕様やテスト仕様に基づいて予め作成されたテスト用のプログラムが格納されたマスクＲＯＭやフラッシュＲＯＭである。また、モード選択部４は、モード設定端子及びモード切替信号入力端子と接続され、モード設定端子からのモード設定信号Ｓ１及びモード切替信号入力端子からのモード切替信号Ｓ２に応じて、制御信号Ｃ１、ＢＴを出力する。

図２は、機能部２の構成されるスキャンチェーンの構成を表した図である。図２を参照すると、フリップフロップ１０が直列に接続されたｎ本のスキャンチェーンの入力側にｎ−１個のセレクタ４２〜４ｎが配置されており、制御信号ＢＴをＨレベルで入力することによって、ｎ本のスキャンチェーンを一本に接続することが可能となっている。

また、上記セレクタ４２〜４ｎは、制御信号ＢＴがＬレベルである場合は、ＳｃａｎＩＮ端子２１〜２ｎからテストパターンを入力するよう構成されており、非バーンインテスト時のテスタ等でテストを行うことが可能となっている。

図３は、本実施形態に係る半導体集積回路の動作モードと制御信号Ｃ１、ＢＴの関係を表した図である。以下、図２、図３を適宜参照しながら、通常動作時とバーンインテスト時のモード選択部４の挙動について説明する。

モード設定端子から入力されるモード設定信号Ｓ１のレベルにより、通常の動作モードが選択されると、モード選択部４は、制御信号Ｃ１、ＢＴをＬレベルに設定し、半導体集積回路１を通常テストモードに遷移する。この通常テストモードでは、ＳｃａｎＩＮ端子２１〜２ｎから各スキャンチェーン用のテストパターンを入力し、各スキャンチェーン上のフリップフロップ１０を動作させ、ＳｃａｎＯＵＴ端子３１〜３ｎから出力信号をモニタすることが可能となっている。

続いて、モード設定信号Ｓ１のレベルによりバーンインテストモードが選択されると、モード選択部４は、制御信号Ｃ１をＨレベルに設定し、半導体集積回路１をバーンインテストモードで動作させる。ここで、モード切替信号Ｓ２のレベルがＨレベルである場合、モード選択部４は、制御信号ＢＴをＨレベルに設定する。

制御信号Ｃ１及び制御信号ＢＴがＨレベルである場合、セレクタ４２〜４ｎは、それぞれ所定のＳｃａｎＯＵＴ端子３１〜３（ｎ−１）からの出力信号を入力するよう動作し、ｎ本のスキャンチェーンを一本に接続する。この状態で、ＳｃａｎＩＮ端子２１からバーンインテスト時用のテストパターンを入力し、スキャンチェーン上のフリップフロップ１０を動作させることが可能となっている。

以上のとおり、本実施形態によれば、複数のスキャンチェーンを有する半導体集積回路において、複数のスキャンチェーンを利用した通常のテストを従前どおり短時間で実行可能とし、かつ、バーンインテストにおいてはこれらスキャンチェーンを利用した効率のよいスキャンテストを実行することが可能となる。また、図２に例示した回路図からも明らかなとおり、既存の回路構成に追加する要素はセレクタのみであり、回路面積の増加も軽微である。

なお、上実施形態の構成によれば、半導体集積回路はテスト用ＲＯＭ３を備えているため、スキャンテストとテストコードの実行を併用した以下のようなバーンインテストを実行することが可能となる。バーンインテストモードが選択された状態で、モード切替信号Ｓ２のレベルがＬレベルに切り換わると、モード選択部４は、制御信号ＢＴをＬレベルに設定する。制御信号Ｃ１がＨレベルであり、制御信号ＢＴがＬレベルである場合、機能部２を活性化する図３のバーンインテストモード２となり、テスト用ＲＯＭ３から命令コードが出力され、命令コードに対応する機能部２の活性化動作が行われる。

このように、バーンインテストモードが選択された状態で、モード切替信号Ｓ２のレベルを切り替えることによって、スキャンテストを行う図３のバーンインテストモード１と、ロジックＢＩＳＴを実行する図３のバーンインテストモード２を交互に実施することが可能となる。例えば、図４に示されたように、バーンインテストモード１とバーンインテストモード２を交互に選択して実行することによって、高いトグル率でバーンインテストを実行することが可能になる。

また、図４に示したようにバーンインテスト中にロジックＢＩＳＴとスキャンテストを交互に行う場合において、多数のフリップフロップを網羅できるスキャンテストを実行できるということは、バーンインテストのテストコードを基本的な動作のみを確認するものに簡略化することをも可能とし、テストコードの作成に要する工数を飛躍的に短縮することが可能となる。

もちろん、バーンインテスト時にスキャンチェーンが適宜構成されるよう予め設計することで、上記テスト用ＲＯＭ３を省略することが可能となり、スキャン動作のみによるストレス印加を行うことも十分可能である。

なお、先に説明したとおり、バーンインテストではスキャンチェーンが接続されて長くなり、これに応じてテストパターンも長くなるが、テスタを使用した個別のテストと異なり、バーンインテストは少なくとも数時間以上というオーダーで行われるものであり、バーンインテストのスループットに与える影響はない。

続いて、本発明をモニタバーンインテスト（以下、ＭＢＴという）に適用した第２の実施形態について説明する。本実施の形態においても半導体集積回路は上記第１の実施形態と同様の構成からなっており、例えば、図５に示されたように、ＭＢＴを行うバーンインテストモード１とスキャンテストを行うバーンインテストモード２を交互に選択して実行することができる。

ＭＢＴでは、通常のバーンイン装置より高価なモニタバーンイン装置が用いられ、ＢＩＳＴによるトグルテストを行った計算結果を外部に出力してその結果の確認が行われる。テスト効率の関係からＭＢＴ装置におけるテスト可能な半導体集積回路の並列数をある程度見込むと、一の半導体集積回路毎に監視可能な出力端子の数（例えば、１端子）は限られてくる。本実施形態では、このような制約を有するＭＢＴ装置においてもＭＢＴの間に、効率の良いスキャンテストを実行することが可能となっている。その理由は、バーンインテスト下で、上記したように、複数のスキャンチェーンを直列に接続し、多数のフリップフロップを網羅できるスキャンチェーンを構成可能としたことにある。

また、上記のように多数のフリップフロップを網羅できるスキャンテストを実行できるということは、ＭＢＴのテストコードを、基本的な動作のみを確認するものに簡略化することをも可能とし、ＭＢＴのテストコードの作成に要する工数を飛躍的に短縮することが可能となる。

以上、本発明の実施形態を説明したが、その原理からも明らかなとおり、本発明の技術的範囲は、上述した各実施形態に限定されるものではなく、半導体集積回路に備えられた複数のスキャンチェーンを接続可能として端子数が限られた条件でのテストを実行可能とするという本発明の要旨を逸脱しない範囲で、各種の変形・置換をなしうることが可能であることはいうまでもない。例えば、上記した実施形態では、入力端子側にセレクタを配置した例を挙げて説明したが、図６に示したように、出力端子側に選択回路５１、５２を備える構成でも、同様にスキャンチェーンの再構成を行うことができる。

同様に、上記した実施の形態では、ｎ本のスキャンチェーンのすべてを接続するものとして説明したが、バーンインテストの仕様に応じて、必要なスキャンチェーンのみを接続すればよく、また、選択回路も上記した例に限らず任意の位置に配置することができる。

本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。 本発明の第１の実施形態に係る半導体集積回路のスキャンチェーンの構成例を表した図である。 本発明の第１の実施形態に係る半導体集積回路を用いたバーンインテストのフローを表した図である。 本発明に係る半導体集積回路を利用したバーンインテストのフローを表した図である。 本発明に係る半導体集積回路を利用したバーンインテストのフローを表した別の図である。 本発明に係る半導体集積回路のスキャンチェーンの別の構成例を表した図である。 従来のスキャンチェーンの構成を説明するための図である。 従来のバーンインテストのフローを表した図である。

符号の説明

１ 半導体集積回路
２ 機能部
３ テスト用ＲＯＭ
４ モード選択部
１０ フリップフロップ
２１〜２ｎ ＳｃａｎＩＮ端子
３１〜３ｎ ＳｃａｎＯＵＴ端子
４２〜４ｎ セレクタ（選択回路）
５１、５２ 選択回路
Ｓ１ モード設定信号
Ｓ２ モード切替信号
Ｃ１、ＢＴ 制御信号

Claims (6)

1. スキャンセルを直列に接続して構成されたスキャンチェーンを複数備えて個別のスキャンチェーンを用いる第１のスキャンテストを実行可能な半導体集積回路であって、
   一のスキャンチェーンに含まれるスキャンセルと、他のスキャンチェーンに含まれるスキャンセルを接続可能とし、バーンインテスト時に、少なくとも２つのスキャンチェーンを直列に接続してなるスキャンチェーンを用いる第２のスキャンテストを実行可能としたこと、
   を特徴とする半導体集積回路。
2. 前記スキャンチェーンの入力端に、個別のスキャンチェーン用のスキャン入力信号と、接続する他のスキャンチェーンからの出力信号とを選択する選択回路を備え、
   前記選択回路に所定の制御信号を入力することによって、前記各スキャンチェーンを接続可能としたこと、
   を特徴とする請求項１に記載の半導体集積回路。
3. 前記スキャンチェーンの出力端に、個別のスキャンチェーン用のスキャン出力信号と、接続する他のスキャンチェーンへの入力信号とを選択する選択回路を備え、
   前記選択回路に所定の制御信号を入力することによって、前記各スキャンチェーンを接続可能としたこと、
   を特徴とする請求項１に記載の半導体集積回路。
4. 前記スキャンチェーンのすべてを接続して一本のスキャンチェーンを構成するとともに、所定のテスト条件下でスキャン信号を入力した際の出力を監視するバーンインテストを実行可能としたこと、
   を特徴とする請求項１乃至３いずれか一に記載の半導体集積回路。
5. スキャンセルを直列に接続して構成された複数のスキャンチェーンと、異なるスキャンチェーンに含まれるスキャンセルを接続可能な選択回路とを備える半導体集積回路のテスト方法であって、少なくとも、
   前記各スキャンチェーンにスキャン信号を入力する第１のスキャンテストと、
   バーンインテスト時に、前記一のスキャンチェーンに含まれるスキャンセルと、他のスキャンチェーンに含まれるスキャンセルを接続し、少なくとも２つのスキャンチェーンを直列に接続してなるスキャンチェーンを用いる第２のスキャンテストと、を実行する半導体集積回路のテスト方法。
6. 第２のスキャンテストは、前記スキャンチェーンのすべてを接続して一本のスキャンチェーンを構成するとともに、所定のテスト条件下でスキャン信号を入力した際の出力を監視するバーンインテストであること、
   を特徴とする請求項５に記載の半導体集積回路のテスト方法。

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