JP6444317B2 - スキャンテストリソースの動的アロケーションのための回路及び方法 - Google Patents

Description

本願は、全般的に、集積回路（ＩＣ）等の半導体デバイスのスキャンテストに関する。

例示のシナリオにおいて、集積回路又は他の半導体デバイス設計のテストは、製造プロセスにおいて不可欠なステップであり得、例えば、包括的なテストパターンを用いることと同時に全体のテスト時間及び設計のテストに係るコストを低減すること等、様々な課題を含み得る。テスト時間及びテストに係るコストを低減するためのいくつかの例示的手法には、自動テストパターン生成（ＡＴＰＧ）及びＡＴＰＧツールのために改変可能な適切なテスト容易化設計（ＤＦＴ）手法を用いて、テストされるべきデバイス（被試験デバイス（ＤＵＴ）と称する）を設計して、異なるテスタを用いるテストアプリケーションをサポートするようにすることが含まれ得る。幾つかのテスタの例としては、低価格テスタ（ＶＬＣＴ）又はハイエンドテスタが含まれ得る。

種々の例示のシナリオにおいて、テスタのため、並びにＡＴＰＧツール生成パターンを用いる修正動作のための、ＤＵＴにおけるハードウェア実装の多くは、スキャンインシフト及びスキャンアウトシフト動作をタンデムに実施する。種々のケースにおいて、所望の可制御性（スキャンイン動作に基づく）と所望の可観測性（スキャンアウト動作に基づく）は異なることがあり、そのようなケースでは、幾つかのテストサイクル及び関連するリソースがフルに利用されるとは限らない。そのようなケースの例としては、多数の同一／非同一コアをテストすることが含まれ得る。例えば、或るデバイスにおいて、テストパターン毎に、シフトインされるべきデータの数がシフトアウトされるべきデータの数と必ずしも同じではない。そうしたケース（所望の可制御性及び所望の可観測性が異なり得る場合）の別の例は、スキャンチャネルの一部がスキャンイン又はスキャンアウトされるケースである。そのようなケースの別の例は、複数のテストパターンにわたって、特定のモジュールにおける同じスキャンイン値が、他の近接するモジュールにおける欠陥に対するテストに用いられ得るケースであり得る。もう１つのケースは、異なるモジュールの個々のスキャンチェーンの状態を設定するために、幾つかのモジュールの初期化に幾つかのスキャンイン動作が必要とされる一方、目標の適用範囲を得るために、パターン毎に、より少ない数のスキャンチェーンの観測で充分であり得るケースである。

また、ＤＵＴの入力／出力（Ｉ／Ｏ）ポートがテスタの対応するポートと結合されているので、スキャンイン又はスキャンアウトシフト動作を制御するクロックの周波数は、（１）テスタスキャンチャネルにおけるデータ伝送速度、及び（２）ＤＵＴのＩ／Ｏと、このクロック周波数のためのテストシステムのボード上に見られる負荷とのマッチングによって制限される。種々のシナリオにおいて、ＤＵＴの出力ポートが、ＤＵＴとＶＬＣＴとの間の接続上の負荷を駆動するための充分な駆動強度を有するとは限らず、低強度のＩ／Ｏは、シフト速度を低下させ得、テスト時間にも影響を与え得る。

デバイス（被試験デバイス（ＤＵＴ））のスキャンテストのための、種々の方法、デバイスの構成、及びテストシステムが開示される。少なくとも１つのＤＵＴが、Ｍ個の入力／出力（Ｉ／Ｏ）ポートに関連するＮ個のスキャンチャネルを含み、Ｎ及びＭはいずれも整数値である。被試験デバイス（ＤＵＴ）をテストする方法が、テストパターン構造に関連する少なくとも１つの制御信号を生成することを含み、テストパターン構造は、少なくとも１つのＤＵＴのスキャンテストのためにテストシステムから受け取る。この方法は更に、少なくとも１つの制御信号に基づいてテストパターン構造に対応するスキャン入力を受け取るため、Ｍ個のＩ／Ｏポートの中からＭ１個のポートを選択することを含む。この方法は更に、少なくとも１つの制御信号に基づいてテストパターン構造に対応するスキャン出力を提供するため、Ｍ個のＩ／Ｏポートの中からＭ２個のポートを選択することを含む。Ｍ１及びＭ２の各々は０〜Ｍから選択される数（例えば、整数値）であり、Ｍ１とＭ２の和はＭ以下である。その後、この方法は、スキャン入力をＭ１個のポートに提供すること及びスキャン出力をＭ２個のポートから受け取ることに基づいて、少なくとも１つのＤＵＴのスキャンテストを実施することを含む。

一実施形態において、この方法は更に、少なくとも１つの制御信号に基づいてスキャン入力に対応するスキャンインシフト動作を実施するため、Ｎ個のスキャンチャネルの中からＮ１個のスキャンチャネルを、Ｍ１個のポートと通信可能に結合することを含む。この方法は更に、少なくとも１つの制御信号に基づいてスキャン出力に対応するスキャンアウトシフト動作を実施するため、Ｎ個のスキャンチャネルからＮ２個のスキャンチャネルを、Ｍ２個のポートと通信可能に結合することを含む。スキャン入力データをシフトインするためにＭ１個のポートが用いられるので、及び、スキャン出力データをシフトアウトするためにＭ２個のポートが用いられるので、Ｍ個のポートはＮ個の内部スキャンチャネルに接続され、スキャン圧縮を用いる実装又は用いない実装のいずれも種々の実施形態において提供される。

また、一実施形態において、テストシステムによってキャンテストされ得るＤＵＴが開示される。ＤＵＴは、Ｍ個の入力／出力（Ｉ／Ｏ）ポートを含む。各Ｉ／Ｏポートは、テストパターン構造に対応するスキャン入力を受け取るため及びテストパターン構造に対応するスキャン出力を提供するためのポートとして動作され得る。ＤＵＴは更に、Ｍ個のＩ／Ｏポートと通信可能に結合される複数のスキャンチャネルを含み、これらのスキャンチャネルは、スキャン入力を受け取るように及びスキャン出力を提供するように構成される。ＤＵＴは更に、Ｍ個のＩ／Ｏポートの各々及び複数のスキャンチャネルと通信可能に結合される選択回路を含む。選択回路は、少なくとも１つの制御信号に基づいてスキャン入力を受け取るためにＭ個のＩ／Ｏポートの中からＭ１個のポートを選択し、少なくとも１つの制御信号に基づいてスキャン出力を提供するためにＭ個のＩ／ＯポートからＭ２個のポートを選択するように構成される。Ｍ１及びＭ２の各々は０〜Ｍから選択された数であり、Ｍ１とＭ２の和はＭ以下である。

また、一実施形態において、ＤＵＴをテストするために構成されるテストシステムが開示される。少なくとも１つのＤＵＴがＭ個の入力／出力（Ｉ／Ｏ）ポートに関連するＮ個のスキャンチャネルを含む。テストシステムは、テストパターン構造に基づいて少なくとも１つの制御信号を生成するように構成される制御回路を含む。テストパターン構造は、少なくとも１つのＤＵＴのスキャンテストのため、テストシステムによって少なくとも１つのＤＵＴに提供される。少なくとも１つの制御信号は、少なくとも１つの制御信号に基づいてテストパターン構造に対応するスキャン入力を受け取るため、Ｍ個のＩ／Ｏポートの中からのＭ１個のポートの選択を生じさせる。少なくとも１つのＤＵＴは更に、少なくとも１つの制御信号に基づいてテストパターン構造に対応するスキャン出力を提供するため、Ｍ個のＩ／Ｏポートの中からのＭ２個のポートの選択を実施する。Ｍ１及びＭ２の各々は０〜Ｍから選択される数（例えば、整数）であり、Ｍ１とＭ２の和はＭ以下である。スキャン入力をＭ１個のポートに提供すること及びスキャン出力をＭ２個のポートから受け取ることに基づいて、少なくとも１つのＤＵＴのスキャンテストが実施される。

例示のシナリオに従ったウエハ及びテストシステム上の複数の被試験デバイス（ＤＵＴ）の例示の概略図を示す。

本技術の例示の実施形態に従った例示のＤＵＴを示す。

本技術の例示の実施形態に従った例示のＤＵＴを示す。

本技術の例示の実施形態に従ったＤＵＴの例示のテストを示す。

本技術の実施形態に従った例示のコンパレータの構成を示す。 本技術の実施形態に従った例示のコンパレータの構成を示す。 本技術の実施形態に従った例示のコンパレータの構成を示す。

本技術の実施形態に従ったマルチサイトスキャンテスト例におけるテストシステムと多数のＤＵＴとの間の例示の接続の概略図である。

本技術の実施形態に従ったＤＵＴのテストの例示の方法のフローチャートを示す。

本技術の種々の実施形態が、入力／出力ポートの動的選択を、被試験デバイス（ＤＵＴ）における入力ポート又は出力ポートのいずれかとして提供する。種々の実施形態はまた、スキャンテストの間、スキャンインシフト動作及び／又はスキャンアウトシフト動作を実施するために、ＤＵＴのスキャンチャネルの動的選択を提供する。従って、種々の実施形態は、ＤＵＴの高効率及び低コストスキャンテストのためのテストリソース（ＤＵＴにおけるスキャンチャネル及びＩ／Ｏポート等）の動的アロケーションを提供する。

図１は、例示のシナリオにおける、複数のダイを含む例示のウエハ１００を示す。ウエハ１００はＡＴＥ（自動試験装置）等のテストシステムに結合され得、テストシステムはウエハ１００に存在する１つ又は複数のダイのテストを実施するためのハイエンドテスタ又は低価格テスタ（ＶＬＣＴ）のいずれかであり得る。一例において、単一のダイが１つ又は複数のデバイスを含み得、デバイスは別々に切断／パッケージされ得る。一例において、１つのデバイスは、そのデバイスのスキャンテストを実施するためにテストシステムに結合され得る、多数の回路又は構成要素又はモジュールを有し得る。従って、本記載における目的のため、各ダイが、デバイスのスキャンテストのためにＶＬＣＴと結合され得るデバイスを表し得、以下では、ダイは、複数のＤＵＴを含み得るが、単一ＤＵＴとも称される。

図１に示すように、ウエハ１００は、ＤＵＴ１１０のスキャンテストを実施するためにテストシステム１５０と結合され得るウエハにおけるＤＵＴ１１０等、複数のＤＵＴを含み得る。一例において、テストシステム１５０は、多数のＤＵＴのスキャンテストを実施するように、ＤＵＴの対応するポートと結合され得る複数のポートを有し得る。例えば、一例において、テストシステム１５０は５１２個の入力／出力（Ｉ／Ｏ）ポート（１６０参照）を有し得、各ＤＵＴが３２個のＩ／Ｏポート（１２０参照）を有し得、従って、１６個のそのようなＤＵＴのスキャンテストが同時に実施され得る。

ＤＵＴ１１０の各ＤＵＴは、ＤＵＴのスキャンテストを提供するために構成される複数のスキャンチャネルを含み得る。例えば、３２個のＩ／Ｏ（１２０参照）ポートを有する各ＤＵＴは、例えば１６個のスキャンチャネル（例えば、スキャンチャネル１３０）等の多数のチャネルを有し得る。図１に示すようなスキャンチャネル１３０は、単に例示目的のためであり、Ｉ／Ｏポート１２０とのスキャンチャネル１３０の結合は、スキャン圧縮を備えた又はスキャン圧縮を備えない技術等を用いて種々の手法で行なわれ得る。なお、各スキャンチャネル１３０は、スキャンモード又は通常機能モードにおいて入力を受け取ることができるスキャン可能フリップフロップ１４０等、複数の順次（sequential）要素を含み得る。なお、そのようなスキャンチャネルの数は、ＤＵＴ及びテストシステムの構成に依存して変動し得る。例えば、ＤＵＴの３２個のＩ／Ｏポートは、種々の手法でスキャンチャネル１３０に通信可能に結合され得る。本技術の種々の実施形態において、３２個のＩ／Ｏポートの幾つかのＩ／Ｏポートに関連する（又は幾つかのＩ／Ｏポートに通信可能に結合される）スキャンチャネルが、テストシステム１５０によって提供されるスキャン入力を受けるスキャンチャネルとして用いられ得、一方、３２個のＩ／Ｏポートの幾つかのＩ／Ｏポートに関連するスキャンチャネルが、ＤＵＴに欠陥があることを判定するためのスキャン出力を提供するスキャンチャネルとして用いられ得る。幾つかの例において、同一のスキャンチャネルが、スキャン入力の受け取りと、対応するスキャン出力の提供とに利用され得る。そのような実施形態を図２から図７を参照して説明する。従って、本技術の種々の実施形態は、入力ポート及び出力ポートの数が、固定されず、テストモード毎、テストパターン毎、及びテストサイクル毎に動的に変動され得るように、ＤＵＴのテストの間、スキャンインチャネル及びスキャンアウトチャネルの動的アロケーションを提供することを理解されたい。本明細書中、用語「スキャンインチャネル」は、スキャン入力を受け取り、それに基づいてスキャンインシフト動作が実施され得る、スキャンチャネルを指し得る。「スキャンアウトチャネル」は、スキャンアウトシフト動作に関連するスキャン出力を提供し、ＤＵＴの欠陥の判定又は診断のために、それらの出力（例えば、スキャン出力）が予測スキャン出力と比較され得る、スキャンチャネルを指し得る。なお、例えばスキャン圧縮の存在下の、幾つかの実装において、Ｉ／Ｏポートと通信可能に結合されるスキャンチャネルは、ＤＵＴのＩ／Ｏポートに対する内部スキャンチェーンのフックアップ構成によっては、内部スキャンチェーンとは異なり得る。

図２は実施形態に従った例示のＤＵＴ２００を示す。ＤＵＴ２００は、Ｉ／Ｏポートに関連する複数のスキャンチャネル（例えば、スキャンチャネル１３０）を有し得る。Ｉ／Ｏポートは、図１を参照して示されるようなＩ／Ｏポート１２０と同じであり得る。一例において、変動数のＩ／Ｏポートが、テストパターン構造（２０２として示す）毎に、スキャン入力を受け取るための入力ポートか又はスキャン出力（２１２として示す）を提供するための出力ポートのいずれかとして用いられ得る。本明細書中、用語「テストパターン構造」は、テストパターン、又はそのテストパターンの複数のテストサイクルのテストサイクル、又は多数のテストパターンを含むテストモードを指し得る。例えば、ＤＵＴにＭ個のＩ／Ｏポートがある場合、Ｍ個のＩ／Ｏポートの中からＭ１個のＩ／Ｏポートが入力ポートとして選択され得、Ｍ個のＩ／Ｏポートの中からＭ２個のＩ／Ｏポートが出力ポートとして選択され得る。一例において、Ｍ１は０からＭまでの範囲で変動し得、Ｍ２は０からＭまでの範囲で変動し得る。特定のテストパターン構造に対して、Ｍ１とＭ２の合計はＭに等しい。例えば、３２個のスキャンＩ／Ｏポートがある場合、２０個のポートが入力ポートとして選択され得、残りの１２個のポートが出力ポートとして選択され得る。この例において、テストパターン構造（テストパターンの特定のテストサイクル、そのテストパターン、又はそのテストパターンを含むテストモードを含む）に対応するスキャン入力がこれらの２０個の入力ポートで提供され得、スキャンインシフト動作がこれらの２０個の入力ポートと通信可能に結合されたスキャンチャネルで実施され得る。この例において、テストパターン構造（２０２として示す）に対応するスキャン出力（２１２として示す）が、出力ポートとして選択された１２個のポートから受け取られ得る。例えば、テストパターン構造に対応するスキャンアウトシフト動作が幾つかのスキャンチャネルで実施され得、これらのスキャンチャネルからスキャン出力が１２個の出力ポートに提供され得る。なお、Ｉ／Ｏポートは、スキャン入力を駆動すること及びスキャン出力を受け取ることに加えて、クロック、リセット、スキャンイネーブル、テストモード値等のようなテスト制御信号も提供しなければならないことも注目され得る。従って、このように、幾つかの実装において、３２個より少ない幾つかのＩ／Ｏポートが、スキャンＩ／Ｏポートに実際に用いられ得る。

入力ポート又は出力ポートのいずれかとしての各Ｉ／Ｏポートの可変選択は、少なくとも１つの制御信号に基づいて実施される。その少なくとも１つの制御信号は、制御回路、又はコンピュータプログラム命令を用いる任意の処理システムから生成され得る。一例において、制御回路２５０がＤＵＴ２００において構成され得る。或いは又はそれに加えて、制御回路２５０はテストシステムの一部であり得る。制御信号は、特定のテストパターン構造に基づいて生成され得る。一実施形態において、制御回路２５０は、本明細書中に説明する手法等で、制御回路２５０の多数の動作又はそれらの組み合わせを実施するように特に構成される、特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内に具現化され得る。一実施形態において、制御回路２５０はまた、メモリデバイス（例えば、キャッシュ）、タイミングデバイス（例えば、リアルタイムクロック（ＲＴＣ））、構成可能ロジックブロック（ＣＬＢ）のアレイ、プログラマブル入力／出力ブロック（ＩＯＢ）、及び／又は付加的回路要素又はデータ送信チャネルを含み得る。

一実施形態において、スキャンチャネルはまた、少なくとも１つの制御信号に基づいて、スキャンインシフト動作を実施するためのスキャンチャネル及び／又はスキャンアウトシフト動作を実施するためのスキャンチャネルとして選択され得る。一実施形態において、制御回路２５０は、スキャンインシフト動作及び／又はスキャンアウトシフト動作を実施するためのスキャンチャネルを選択するため制御信号を生成するように構成される。例えば、テストパターン構造毎に、Ｎ個のスキャンチャネル（ＤＵＴにおける総スキャンチャネル）の内のＮ１個のスキャンチャネルが、スキャンインシフト動作を実施するためＭ１個のポートと通信可能に結合され得、Ｎ個のスキャンチャネルの内のＮ２個のスキャンチャネルが、スキャンアウトシフト動作を実施するためＭ２個のポートと通信可能に結合され得る。例えば、ＤＵＴにおけるＩ／Ｏポートに結合された合計１６個のスキャンチャネルがある場合、（スキャンインシフト動作を実施するためのスキャンインチャネルとして）入力テストパターンを受け取るために１０個のスキャンチャネルが選択され得、６個のスキャンチャネルからスキャン出力が取り出され得る。この例において、１０個のスキャンチャネルが、テストパターン構造に対応するスキャン入力を受け取るために選択されたＩ／Ｏポートに通信可能に結合され得、６個のスキャンチャネルが、テストパターン構造に対応するスキャン出力を提供するために選択されたＩ／Ｏポートに通信可能に結合され得る。

一実施形態において、ＤＵＴにおけるスキャンチャネルは、複数のパーティションにグループ化され得る。例えば、（Ｍ個のＩ／Ｏポートに関連する）Ｎ個のスキャンチャネルがある場合、これらのスキャンチャネルは、スキャンチャネルの複数のパーティション（２１０参照）にグループ化され得る。例えば、ＤＵＴ２００における３２個のＩ／Ｏポートに結合された１６個のスキャンチャネルがある場合、これらのスキャンチャネルは４個のパーティションにグループ化され得、各パーティションが４個のスキャンチャネルを含む。種々の実施形態において、スキャンインチャネル及びスキャンアウトチャネルは、１６個のスキャンチャネルから動的に選択され得る。制御信号に基づいた、利用可能なスキャンチャネルからのスキャンインチャネル及びスキャンアウトチャネルの可変選択が、本技術のこの実施形態において提供される。なお、Ｎ（スキャンチャネルの数）は、Ｍ／２より大きくてもよく、又はＭ／２以下であってもよい。例えば、幾つかのケースにおいて、各スキャンチャネルが一対のＩ／Ｏポートに結合されている場合、ＮはＭ／２に等しくなり得る。幾つかの形式において、例えば、スキャン圧縮において、ＮはＭ／２より大きくなり得る。スキャン圧縮実装において、Ｍ個のＩ／Ｏポートが、大きい数（Ｎ）の、ＳＴＵＭＰＳチャネルと称される内部スキャンチェーンにリマッピングされ得る。一般性を失うことなく、本技術の種々の実施形態が、ＤＵＴにおいてスキャン圧縮が用いられるか否かに関係なく種々のモードで（スキャンインシフト動作及び／又はスキャンアウトシフト動作を実施するための）スキャンチャネルの可変選択に適用可能であり得る。

ＤＵＴ２００は、各スキャンチャネルをスキャンインチャネル及びスキャンアウトチャネルの一方として構成するためにＮ個のスキャンチャネルの各々に結合される選択回路２６０を含む。一実施形態において、選択回路２６０はまた、Ｍ個のＩ／Ｏポートの中からＭ１個のポート及びＭ２個のポートを選択するように構成される。選択回路２６０は、テストサイクル、テストパターン、及び／又はテストモード等のテスト構造に対応して生成される制御信号を受け取るために制御回路２５０と結合される。一例において、選択回路２６０は、ＤＵＴ２００におけるスキャンチャネルのパーティションの各々と結合され得、一度に１つ又は複数のパーティション、及び／又は選択されたパーティション内の１つ又は複数のスキャンチャネルを選択するように構成される。

図２に示す実施形態において、制御信号は、入力パーティション選択信号、出力パーティション選択信号、及びチャネル選択信号を含み得る。

入力パーティション選択信号（「信号１」として示す）を受け取ると、選択回路２６０は、スキャンインシフト動作を実施するため、スキャンチャネルの複数のパーティションからパーティションの第１のセットを選択するように構成される（即ち、選択されたパーティションのスキャンチャネルがスキャンインチャネルとして機能する）。例えば、ＤＵＴ２００に４個のパーティション（合計１６個のスキャンチャネル）がある場合、パーティションの第１のセットは、入力パーティション選択信号に基づいて選択された、合計のパーティションの内の１、２、３、又は４個のパーティションを含み得る。一例において、４個のパーティション（１６個のスキャンチャネルを含む）の各々がスキャンインシフト動作のために選択され得る。別の例において、パーティションの第１のセットは、それぞれ、４、８、又は１２個のスキャンチャネルを有する１、２、又は３個のパーティションを含み得る。従って、所望の数のパーティション及び所望の数のスキャンチャネルが、テストパターン構造に対応するスキャンインシフト動作を実施するために選択され得る。

チャネル選択信号（「信号２」として示す）を受け取ると、選択回路２６０は、パーティションの第１のセット（入力パーティション選択信号に基づいて既に選択されたＤＵＴパーティション）からスキャンチャネルを選択するように構成される。例えば、スキャンチャネルの３個のパーティション（即ち、合計１２個のスキャンチャネル）が、パーティションの第１のセットとして選択される場合、例えば、９個のスキャンチャネル等の幾つかのスキャンチャネルが、チャネル選択信号に基づいてカレントのテストパターン構造のためのスキャンインシフト動作を実施するために選択され得る。同様に、パーティションの第１のセットからの所望の数のパーティションが、スキャンアウトシフト動作のために選択され得る。また、一実施形態において、チャネル選択信号に基づいてパーティションの第１のセットから（アクティブであるべき）幾つかのパーティションも選択され得る。一例において、各テスト構造に対して（例えば、シフト動作のサイクルに対して、又はテストパターンに対して）、選択的パーティション、又はパーティションの第１のセットの中の或るパーティションの内の選択的スキャンチャネルが、一度にアクティブであることが要求され得る。例えば、或るケースでは、ＤＵＴ２００における２個のパーティションが、パーティションの第１のセットとして選択され、一方のパーティションのみがスキャンインシフト動作を実施するために要求され、他方のパーティションは初期化のみに用いられる。そのようなケースでは、両方のパーティションをスキャンインシフト及びスキャンアウトシフト（キャプチャ）動作のために用いる代わりに、一方のパーティションのみがアクティブパーティションとして選択され得る。更に、幾つかのシナリオでは、スキャンインシフト動作が、或るパーティションにおいて部分的に実行され得る。例えば、１個のパーティションのスキャンチャネルにおいてｎ／２のスキャンインシフト動作が実施され得、残りのｎ／２のスキャンインシフト動作が別のパーティションのスキャンチャネルにおいて実施され得る（ｎはスキャンインシフト動作の長さである）。

出力パーティション選択信号を受け取ると、選択回路２６０は、スキャンアウトシフト動作を実施するため、１つ又は複数のパーティションを選択するように構成される。なお、入力パーティション選択信号に基づいて、選択回路２６０は、スキャンインシフト動作のためにＤＵＴの幾つか又は全てのパーティションを選択するように構成され、一方、出力パーティション選択信号に基づいて、幾つかのパーティションがスキャンアウトシフト動作のために選択され得ることに留意されたい。なお、出力パーティション選択信号及び入力パーティション選択信号に基づくパーティションの選択は、同一であるとは限らない。例えば、入力パーティション選択信号に基づいて全てのパーティションに対してスキャンインシフト動作がイネーブルされ得る一方、スキャンアウトシフトは、出力パーティション選択信号に基づいて１個のパーティションに対してのみイネーブルされることもあり得る。このようなイネーブル化は、より高い可観測性を達成するため、又は診断目的のためであり得る。また、パーティション内の幾つか又は全てのスキャンチャネルが、制御信号に基づいてシフトイン及び／又はシフトアウトのために選択されてもよい。

図３は、実施形態に従った例示のＤＵＴ３００を示す。ＤＵＴ３００は、Ｉ／Ｏポートに関連する複数のスキャンチャネルを有し得る。Ｉ／Ｏポートは、図１を参照して示すようにＩ／Ｏポート１２０と同じであり得る。

この実施形態において、制御信号（制御回路３５０によって生成される）は、図２を参照して説明した入力パーティション選択信号、出力パーティション選択信号、及びチャネル選択信号に加えて、入力選択信号及び出力選択信号を更に含み得る。一例において、制御回路３５０は、構成に関して制御回路２５０の一例であり得る。

図３のこの実施形態において、テストパターン構造（テストパターン構造２０２等）は、共用スキャン入力（３０２参照）及び専用スキャン入力（３０４参照）の少なくとも一方を含み得る。一例において、共用スキャン入力が、ＤＵＴ３００の各パーティション（３１０参照）に提供され得る。専用スキャン入力が専用パーティションに提供され得、各パーティションが、その専用スキャン入力を受け取り得る。一例において、選択回路３６０は、パーティションに対応する専用スキャン入力及び共用スキャン入力の１つを選択するため、マルチプレクサ等のデバイスを含み得る。例えば、１つの形式において、スキャンチャネルの４個のパーティションの各々に、専用スキャン入力の４つの別個の入力ストリームが提供され得、それぞれがＤＵＴ３００の１６個の内部スキャンチャネルを駆動する。別の実装において、ＤＵＴ３００の１６個の内部スキャンチャネルを駆動する４個のパーティションの各々に、共用入力テストパターンのコモン入力ストリームが提供され得る。なお、その他の幾つかの形式において、共用入力テストパターン及び専用入力テストパターンはオーバーアップし得、オーバーラップされたテストパターンの入力ストリームはＤＵＴ３００の４個のパーティションに同時に提供され得る。

選択回路３６０は、入力選択信号（信号４参照）に基づいて各パーティションに対し共用スキャン入力及び専用スキャン入力の少なくとも一方を選択するように構成される。図２を参照して（選択回路２６０に関連して）既に説明したように、選択回路３６０は、入力パーティション選択信号、チャネル選択信号、及び出力パーティション選択信号を受け取るように構成される。一例において、入力パーティション選択信号を受け取ると、選択回路３６０は、カレントのテストパターン構造に対応してスキャンインシフト動作を実施するためにスキャンチャネルの１つ又は複数のパーティションを選択するように構成される。更に、チャネル選択信号の受信に基づき、選択回路３６０は、入力パーティション選択信号に基づいて、ＤＵＴ３００のパーティションを、又は既に選択されているパーティション（パーティションの第１のセット）からパーティション内部の選択的スキャンチャネルを選択するように構成される。更に、出力パーティション選択信号を受け取ると、選択回路３６０は、テストパターン構造に対応するスキャンアウトシフト動作を実施するために１つ又は複数のパーティションを選択するように構成される。更に、選択回路３６０は、出力選択信号（信号５参照）に基づいて各パーティションのための専用スキャン出力（３６２参照）を、及び共用スキャン出力（３６４参照）の少なくとも一方を選択するように構成される。一実装において、ＤＵＴ３００で単一のスキャン出力（例えば、共用スキャン出力３６４）を駆動するため、多数の内部スキャン出力が内部的に比較又はコンパクト化され得る（例えば、（図３に示すＸＯＲゲート５２によって）多数のスキャン出力の排他的ＯＲゲーティングが共用スキャン出力を生成するために実施されされ得る）。或いは、多数の内部スキャン出力が個別にＤＵＴ３００の専用スキャン出力ポートに駆動され得る。

図２及び図３を参照して説明した種々の実施形態に基づいて、特定のパターン構造に対し、総計Ｍ個のＩ／Ｏポートから、Ｍ１個のポートが入力ポートとして選択され得、Ｍ２個のポートが出力ポートとして選択され得ることに留意されたい。ここで、Ｍ１及びＭ２は０からＭまで変動し得、スキャンテストの任意の時刻において、Ｍ１とＭ２の和はＭ以下である。同様に、可変数のスキャンチャネルが、それぞれ、スキャンインシフト及びスキャンアウトシフト動作を実施するために入力ポート及び出力ポートに通信可能に結合され得る。例えば、スキャンインシフト動作を実施するためにＮ１個のスキャンチャネルが選択され得、スキャンアウトシフト動作を実施するためにＮ２個のスキャンチャネルが選択され得る。一実施形態において、Ｎ１個のスキャンチャネルはＭ１個の入力ポートに通信可能に結合され得、Ｎ２個のスキャンチャネルはＭ２個の出力ポートに通信可能に結合され得る。幾つかの例において、Ｎ１及びＮ２は、Ｍ／２より大きいか、等しいか、又はそれより小さくなり得る。例えば、幾つかの実装において、Ｎ１及びＮ２がＭ／２以下であり得る。例えば、内部スキャンチャネルのスキャン圧縮実装における等の、幾つかの実装において、Ｎ１又はＮ２はＭ／２より大きくなり得る。

幾つかの例示のシナリオにおいて、ＤＵＴ２００又は３００等のＤＵＴの出力ポートは、ＤＵＴの出力ポートとテストシステムとの間の接続に関連する負荷を駆動するために要求される駆動強度を有しているとは限らない。例えば、出力ポートは、出力ポートと、テストシステムの対応するポートとの間の接続を駆動する出力バッファに結合される。幾つかのシナリオでは、要求される出力バッファの数を低減するか又は完全になくすことが望ましい場合がある。そのようなシナリオでは、ＤＵＴの出力ポートからテストシステムにスキャン出力が提供されない。その代わりに、出力ポートは、テストシステムから予測スキャン出力を受け取るために用いられ、予測スキャン出力と、（スキャンアウトシフト動作から受け取った）実際のスキャン出力との比較が、ＤＵＴにおいて内部的に実施される。ＤＵＴのそのようなスキャンテストを図４及び図５Ａ〜図５Ｃを参照して更に説明する。

図４は、本技術の例示の実施形態に従った、ＤＵＴ４００の例示のテストを示す。他のアプリケーションとは別に、この実施形態は、出力ポートと、テストシステム４１０における対応するポートとの間の接続を駆動するために充分な駆動強度がＤＵＴ４００の出力ポートにない場合に用いられ得る。図４の実施形態において、ＤＵＴ４００の出力ポート（例えば、１２０、図４には図示せず）が、テストパターン構造を、又はテストパターン構造に対応する予測スキャン出力をテストシステム４１０から受け取るための入力ポートとして用いられ得る。例えば、テストシステム４１０は、テストパターン構造をＤＵＴ４００のスキャン入力チャネルに関連する入力ポートに提供し得る。スキャン出力チャネルに関連する出力ポートは、出力ポートからスキャン出力を受け取る代わりに、テストシステム４１０からテストパターン構造に対応する予測スキャン出力を受け取り得る。従って、出力ポートと、テストシステムにおける対応するポートとの間の接続の負荷を駆動する必要性が（及び、出力バッファの必要性も）除去され得る。

一実施形態において、テストシステム４１０から予測スキャン出力（４２４として示す）に対応する入力（４２２として示す）がＤＵＴ４００で受け取られると、予測スキャン出力（４２４）と実際のスキャン出力（４１２として示す）との比較がＤＵＴ４００において内部的に実施される。本明細書中では、図４に示すように、実際のスキャン出力４１２は、ＤＵＴ４００の内部スキャンチャネル４２０から受け取られる。なお、この実施形態は、スキャン出力ポートの数又はＡＴＰＧの効率を犠牲にすることなく、テストシステム４１０からのスキャン入力チャネルの数の増加を提供することに留意されたい。また、この実施形態は設計簡素化を提供する。設計簡素化をしない場合、（テストシステム４１０及び関連するボードの負荷に対処するため）高強度（並びに高電圧）のドライバによってスキャン出力を駆動しなければならないためである。この実施形態において、ＤＵＴ４００は、内部接続構成においてＤＵＴ４００の（実際のスキャン出力を受け取るため）スキャンチャネル４２０に、及び（予測スキャン出力を受け取るため）スキャン出力ポートに結合される、コンパレータ４５０を含む。なお、ＤＵＴ４００のスキャン出力ポートは、これらのポートがテストシステム４１０から予測スキャン出力に対応する入力４２２を受け取るため、入力ポートとして機能することを理解されたい。幾つかの実施形態において、入力４２２は予測スキャン出力４２４と同じであり得る。幾つかの実施形態において、予測スキャン出力４２４と実際のスキャン出力４１２との比較がディスエーブルされる必要があり得、従って、入力４２２は、この比較を制御する（イネーブル／ディスエーブルする）ために予測スキャン出力４２４及び１つ又は複数の比較イネーブル信号を含み得る。種々のコンパレータ構成を図５を参照して更に説明する。

一実施形態において、コンパレータ４５０は、スキャンチャネルと結合され得るＭ２個の入力の第１のセット（１からＭ２までとして示す）と、（初期的に出力ポートとして選択される）Ｍ２個のポートと結合され得るＭ２個の入力の第２のセット（１’からＭ２’までとして示す）とを有し得る。一実施形態において、Ｍ２個のポートは、テストシステムから予測スキャン出力を受け取ることが可能であり、これらのポートは入力ポートとして機能する。テストシステム４１０は、ＤＵＴ４００のＭ１個のポート（入力ポートとして選択される）でテスト構造（テストパターン、又はテストパターンのテストサイクル等）を提供する。テストパターン構造（ＤＵＴ４００のＮ個の入力ポートで提供される）に関連するスキャン出力は、コンパレータ４５０に提供される。例えば、テストパターン構造に対応するスキャンインシフト動作が、Ｎ１個のスキャンチャネルで実施され得、対応するスキャンアウトシフト動作が、Ｎ２個のスキャンチャネルで実施され得る。一実施形態において、Ｎ２個のスキャンチャネルからのスキャン出力は、Ｍ２個の入力の第１のセットで受け取られ得る。コンパレータ４５０はまた、テストシステム４１０から予測スキャン出力を受け取るため、ＤＵＴ４００のＭ２個のポートに結合されるＭ２個の入力の第２のセットを有する。例えば、コンパレータ４５０は、テストシステム４１０から、テストパターン構造に関連する予測スキャン出力を受け取るように構成される。コンパレータ４５０はまた、テスト結果を生成するために、Ｎ２個のスキャンチャネルから受け取ったスキャン出力（Ｍ２入力の第１のセットで受け取られる）と、予測スキャン出力（Ｍ２入力の第２のセットで受け取られる）とを比較するように構成される。

ＤＵＴ４００はまた、実際のスキャン出力と予測スキャン出力との比較に基づいてテスト結果をストアするためストレージレジスタ４６０を含む。ストレージレジスタ４６０は、テスト結果を１つ又は複数のビットの形式でストアすることが可能なバッファ又はメモリであり得る。ストレージレジスタ４６０の例としては、Ｄフリップフロップ又はラッチ等、１つ又は複数のフリップフロップが含まれ得る。ＤＵＴがコンパレータ４５０を有するこの実施形態において、制御信号は一定信号であり得、Ｎ１、Ｎ２、Ｍ１、及びＭ２の値は、この一定信号に基づいてＤＵＴにおいて一旦構成されたものであり得る。例えば、Ｎ１、Ｎ２、Ｍ１、及びＭ２は、ｅヒューズ技術に基づいて、一定信号に基づきハードコーディングされ得る。

コンパレータ４５０は、種々の構成において設計され得、テストパターン構造の幾つか又は全てのサイクルに対してＤＵＴ出力が指定されているとは限らないというシナリオに対処することが可能である。そのようなシナリオの例は、ＤＵＴ内部の未初期化ロジック、又は未解決（ｕｎｒｅｓｏｌｖｅｄ）ロジック関数（例えば、反対値における２つの信号正味の間の競合等）に起因して、応答が「Ｘ」又は不特定値である（「０」又は「１」のいずれかであるが、予測不能である）場合、又は、スキャン入力チャネルにフィードする入力データストリームが「ドントケア」値を含むために上述のいずれかである場合が含まれる。これらのシナリオでは、出力が明確な「０」又は「１」値ではないので、対応するスキャンチャネル出力は比較されてはならない。このような出力は「Ｍ」（「マスキングされるべき」であることを示す）と称され得る。一実施形態において、スキャンアウトデータ値が「Ｍ」を含む場合、それは、ＤＵＴ４００の欠陥有（ｆａｕｌｔｙ）／欠陥無（ｆａｕｌｔ−ｆｒｅｅ）特性を確認するための比較に必要とされるノーマルロジック「１」ビット及びロジック「０」ビットに加えて、コンパレータ４５０による予測スキャン出力との比較から除外される。また、スキャン出力が無視されるべきであり、その出力と予測スキャン出力との比較が回避されるべきシナリオ（例えば、未知状態）もあり得る。ＤＵＴにおける未知状態の例としては、新規のパターンセットの第１のスキャンパターンがシフトインされ、その時点で初期化されていないスキャンフリップフロップのスキャン出力が、比較されることから回避されなければならないような場合が含まれ得る。更に、幾つかのシナリオでは、パターンの堅牢性を確実にするために、入力テストパターンにおいて強制された「Ｍ」が提供され得、このようなシナリオでは比較は所望とされない。

コンパレータ４５０の種々の構成により、スキャン出力と予測スキャン出力との比較が回避されなければならない場合を判定することが可能であり、これらの実施形態を図５Ａ〜図５Ｃを参照して説明する。

図５Ａ、図５Ｂ、及び図５Ｃは、本技術の種々の実施形態に従ったコンパレータの構成の例を示す。コンパレータ５１０、５３０、及び５５０等のコンパレータ４５０の幾つかの例を、それぞれ、図５Ａ、図５Ｂ、及び図５Ｃに示す。

図５Ａの実施形態において、コンパレータ５１０は、ＤＵＴ４００等のＤＵＴのスキャンチャネルからスキャン出力（５１２参照）を受け取り、テストシステム４１０等のテストシステムから予測スキャン出力（５１４参照）を受け取る。この実施形態において、比較イネーブル入力（５１６参照）がテストシステムからコンパレータ５１０に提供される。一実施形態において、スキャン出力と予測スキャン出力５１４との比較は、比較イネーブル入力５１６に基づいてイネーブル又はディスエーブルされる。

図５Ａの実施形態は、ＤＵＴにおける各出力ポートに対して２つのスキャン入力ポートを提供することによって構成され得る。例えば、ＤＵＴの各スキャン出力ポートが、テストシステムから駆動される２つの入力ポートで置き換えられ、これら２つの入力ポートはテストシステムと結合される。第１のスキャン入力ポート（各出力ポートに対して構成される）が、テストシステムから予測スキャン出力５１４を受け取るように構成され、第２のスキャン入力ポート（各出力ポートに対して構成される）は、比較イネーブル信号５１６を受け取るように構成される。一例において、比較イネーブル信号がアサートされる場合（例えば、ロジック「１」）、比較はイネーブルされ、スキャン出力と予測スキャン出力とがコンパレータ５１０によって比較される。また、比較イネーブル信号がディアサートされる場合（例えば、ロジック「０」）、比較はディスエーブルされ、コンパレータ５１０においてスキャン出力と予測スキャン出力との比較が回避される。

図５Ｂの実施形態において、コンパレータ５２０は、ＤＵＴ４００等のＤＵＴのスキャンチャネルからスキャン出力（５１２参照）を受け取り、予測スキャン出力及び比較イネーブル信号を含む入力（５２２参照）をテストシステムから受け取る。この実施形態において、比較イネーブル信号及び予測スキャン出力を含む入力５２２は、ＤＵＴからのスキャン出力のクロックの二倍の周波数を有するクロックで提供される。

この実施形態において、入力５２２の２つのサイクルが、スキャン出力５１２の各サイクルに対してＤＵＴのポートに提供される。第１のサイクルでは、入力５２２は比較イネーブル入力に対応し、第２のサイクルでは、入力５２２は予測スキャン出力に対応する。一実施形態において、第１のサイクル（即ち、比較イネーブル入力）での入力５２２が、比較が有効であることを示す場合（例えば、第１のサイクルにおいてテストシステムによって提供される入力がロジック「１」である場合）、後続のサイクル（第２のサイクル）での入力５２２は、スキャン出力データとの比較のために用いられる。更に、一例において、第１のサイクルでの入力５２２の値が、比較が有効ではないことを示す場合（例えば、第１のサイクルにおいてテストシステムによって提供される入力５２２がロジック「０」である場合）、後続のサイクル（第２のサイクル）における入力５２２は、スキャン出力データとの比較のために用いらない／回避される。図５Ｂに示すように、入力５２２は、トグル選択ライン（ｓｅｌ参照）を有するデマルチプレクサ５２４に提供され得、トグル選択ラインは、予測スキャン出力（５１６参照）及び比較イネーブル入力（５１４参照）の一方を、特定のクロックサイクルで提供する。従って、予測スキャン出力５１６とスキャン出力５１２との比較は、前回のクロックサイクルでの比較イネーブル入力に基づくクロックサイクルで実施されることに留意されたい。

図５Ｃの実施形態において、コンパレータ５３０は、ＤＵＴ４００等のＤＵＴのスキャンチャネルの出力からスキャン出力５１２を受け取る。この実施形態において、（テストシステムから）コンパレータ５３０に提供された入力５３２が、比較イネーブル信号として考えられる。テストシステムから受け取られた入力５３２は、比較イネーブル信号としてのみ解釈され、比較されるべき値は、例えば１又は０に、固定される。この実施形態において、テストパターンがＤＵＴの入力ポートを介してスキャンインチャネルに２回適用され、固定された「１」又は「０」に対するスキャン出力の比較が、２回のパスにおいて実施される。第１のパスでは有効な「１」のみが比較され、第２のパスでは有効な「０」のみが比較される。この実施形態において、ドントケア入力（Ｘ）又は「Ｍ」値は、いずれのパスの比較に対しても無視される。この実施形態において、ＤＵＴにおいてオリジナルの出力ポートのために構成される必要があるのは１つの入力ポートのみである。これらの２つのモード（例えば、２つのパス）は、テストモードレジスタ制御を介して設定され得る（１つのアプリケーションでは、コンパレータへの入力５３２は１に設定され、第２のアプリケーションでは、入力５３２は０に設定される）。テストシステムによって提供される入力５３２は、サイクル毎に、比較をイネーブル又はディスエーブルするために用いられる。

本技術のその他の種々の実施形態が、あり得る他のコンパレータ実装手法を提供する。例えば、１つの実装において、スキャン出力の比較がディスエーブルされるべきである特定のスキャンテストサイクルに対応して、特定の信号がＤＵＴにおいて内部的に生成され得る。これは、テストモード制御書き込みシーケンスに基づいて（例えば、テストシステムによってＤＵＴに適用されるべきテストパターンを記述するために用いられるテスタ記述言語（ＴＤＬ）内部の特定の事例において）、又は内部的に生成された信号を介して（即ち、スキャンＩ／Ｏパイプラインフラッシュ等の特定のサイクルで）、イネーブルされ得る。

図４の実施形態、及び、図５Ａ、図５Ｂ、及び図５Ｃにおいて提供されたコンパレータの種々の構成は、ウエハ上の多数のダイ（ＤＵＴ）が同時にテストされ得るテスト環境において用いられ得る。次に図６を参照すると、例示の実施形態に従った、そのようなテスト環境の例示の表示（テストシステム６１０と、ＤＵＴ６１０_１、６１０_２、．．．、及び６１０_ｎの概略的接続）が示されている。

一例において、テストシステム６１０が、Ｉ個のバンクに区分されているＰ個のポートを含むと想定され得る。例えば、テストシステム６１０は、対応するスキャンラインを介してテストパターン構造を提供するため５１２個のポート（Ｐ１、Ｐ２、．．．、Ｐ５１２として示す）を有し得る。この例において、５１２個のポートに対応するスキャンラインは、１６個のバンク（バンク１、．．．、バンク１６として示す）に分けられる。各バンクは、ＤＵＴ（６１０_１、６１０_２、．．．、６１０_ｎとして示す）の１つ又は複数のＤＵＴにテストパターンを提供するため３２のスキャンラインを含む。例えば、各バンクは、３２個のＩ／Ｏポート（スキャン入力を受け取るためのポート、及びスキャン出力を提供するためのポートを含む）を有するＤＵＴにテストパターン構造を提供可能であり得る。しかしながら、ＤＵＴの各々が、Ｎ（例えば、８）個のＩ／Ｏポートを有する場合、Ｊ個のそのようなＤＵＴ（例えば、Ｊは４に等く、その場合、４個のＤＵＴの各々は８個以下のＩ／Ｏポートを有し得る）が、テストシステム６１０の各バンクを用いて同時にテストされ得る。例えば、バンク１は、（テストパターン構造を提供するために）ＤＵＴ６１０_１、ＤＵＴ６１０_２、ＤＵＴ６１０_３、及びＤＵＴ６１０_４等の４個のＤＵＴに結合される。同様に、バンク１６等のその他のバンクが、ＤＵＴ６１０_ｎ−３、ＤＵＴ６１０_ｎ−２、ＤＵＴ６１０_ｎ−１、及び６１０_ｎ等の４個のＤＵＴに結合される。

この例において、テストシステム６１０の各バンクに対応する４個のＤＵＴの各々は、テストパターン構造についてテストされ得、対応するテスト結果が、各ＤＵＴにおいて提供されるレジスタ（例えば、ストレージレジスタ４６０）にストアされる。例えば、テストパターンのスキャンインシフト動作は、各ＤＵＴの４個のスキャンチャネルで実施され得る。各ＤＵＴのスキャンチャネル（スキャンアウトシフト動作を実施する）からのスキャン出力は、各ＤＵＴに存在するコンパレータに提供される。図４を参照して説明したように、コンパレータは、出力ポート（予測スキャン出力を受け取るための入力ポートとして機能する）の幾つかを介して、テストシステムから予測スキャン出力を受け取る。コンパレータは更に、欠陥があるかどうかを判定するため、又は各ＤＵＴの診断のために、スキャン出力を予測スキャン出力と比較するように構成される。

この実施形態において、Ｊ個のＤＵＴ（例えば、４個のＤＵＴ）の各々は、各テストパターン構造に対して、Ｊ個のＤＵＴの各々についてスキャンインシフト動作が完了しテスト結果がストアされる以前にスキャンテストが中断されないように、テストシステムのバンクを介してテストされる。例えば、スキャンテストは、Ｊ個のＤＵＴのうちの或るＤＵＴに関連するテスト結果に基づいて欠陥が判定されると、Ｊ個のＤＵＴの各々についてテスト結果がストアされるまで中断されないようにされる。例えば、ＤＵＴ６１０_１、６１０_２、６１０_３、及び６１０_４等の４個のＤＵＴのスキャンテストが、テストシステム６１０のバンク１を用いて実施され、カレントのテストパターン構造について（例えば、カレントのテストサイクルについて）ＤＵＴ６１０_２において欠陥が検出される場合、カレントのテストパターン構造に対応するスキャンテストは、ＤＵＴ６１０_１、６１０_２、６１０_３、及び６１０_４の各々のスキャンテストが完了するまで中断されない。１つの形式において、各ＤＵＴ６１０_１、６１０_２、６１０_３、及び６１０_４に対応するテスト結果はストレージレジスタにストアされ、ＤＵＴ６１０_１、６１０_２、６１０_３、及び６１０_４の各々のスキャンテストの完了後にのみ、ＤＵＴ６１０_１、６１０_２、６１０_３、及び６１０_４における任意の欠陥を判定するためにテスト結果が分析される。従って、或るバンクに関連する（Ｊ個のＤＵＴの）各ＤＵＴのテストは、Ｊ個のＤＵＴのいずれかに欠陥の判定があるとしてもそれに関係なく、或るテストサイクルで（中断されずに）完了されることに留意すべきである。例えば、すべてのＤＵＴがテストされ、各ＤＵＴに対応するテスト結果は（欠陥の有無に拘らず）ストアされ、ＤＵＴのテストはいかなる中断も無く完了される。

図７は、本技術の一実施形態に従った、被試験デバイス（ＤＵＴ）のテストのための方法７００のフローチャートを示す。一例において、方法７００は、テストシステム１５０、４１０、及び６１０等のテストシステム、及び／又は、ＤＵＴ１２０、２００、３００、４００、及び６１０_１〜６１０_ｎ等の１つ又は複数のＤＵＴによって実施され得る。上述の図１〜図６で説明したように、ＤＵＴが、Ｍ個の入力／出力（Ｉ／Ｏ）ポートに関連するＮ個のスキャンチャネルを含み得る。

７０５において、方法７００はテストパターン構造に関連する少なくとも１つの制御信号を生成することを含む。テストパターン構造の例としては、テストパターン、テストパターンのテストサイクル、又はテストモードが含まれ得るがそれらに限定されない。テストパターン構造は、少なくとも１つのＤＵＴのスキャンテストのためのテストシステムから受け取られる。７１０において、方法７００は、少なくとも１つの制御信号に基づいてスキャン入力を受け取るため、Ｍ個のＩ／Ｏポートの中からＭ１個のポートを選択することを含む。一例において、Ｍ１は０からＭまで変動し得る。７１５において、方法７００は、少なくとも１つの制御信号に基づいてスキャン出力を受け取るため、Ｍ個のＩ／Ｏポートの中からＭ２個のポートを選択することを含み、Ｍ２はＭから０まで変動する。一例において、スキャンパターン構造に対応するスキャンテストの間の任意の時刻では、Ｍ１とＭ２の和はＭ以下である。

一実施形態において、７２０において、方法７００は、少なくとも１つの制御信号に基づいてスキャンインシフト動作を実施するため、（Ｎ個のスキャンチャネルの中から選択された）Ｎ１個のスキャンチャネルをＭ１個のポートと通信可能に結合することを随意的に含み得る。一実施形態において、７２５において、方法７００は、少なくとも１つの制御信号に基づいてスキャンアウトシフト動作を実施するため、（Ｎ個のスキャンチャネルの中から選択された）Ｎ２個のスキャンチャネルをＭ２個のポートと通信可能に結合することを随意的に含み得る。一実施形態において、Ｎ１は０からＮまで変動し得、Ｎ２はＮから０まで変動し得、Ｎ１及びＮ２の値は、種々の実装、及びＤＵＴのＩ／Ｏポートへの内部スキャンチェーンのフックアップ構成に依存して、Ｍ／２以下又はそれ以上であり得る。

一実施形態において、スキャンインシフト動作のために、Ｎ１個のスキャンチャネルをＭ１個のポート（スキャン入力を受け取るために選択されたもの）と通信可能に結合すること、及びスキャンアウトシフト動作のために、Ｎ２個のスキャンチャネルをＭ２個のポート（スキャン出力を提供するために選択されたもの）と通信可能に結合することは、制御信号に基づいて実施される。一実施形態において、制御信号は、制御回路、又はコンピュータプログラム命令を用いる任意の処理システムから生成され得る。一例において、制御回路はＤＵＴ内に構成され得る。或いは又はそれに加えて、制御回路はテストシステムの一部であり得る。制御信号は、特定のテストパターン及び／又はテストモードに基づいて生成され得る。

一実施形態において、制御信号は、入力パーティション選択信号、出力パーティション選択信号、及びチャネル選択信号を含み得る。図２及び図３を参照して説明したように、ＤＵＴのスキャンチャネルは、複数のパーティションにグループ化され得る。一実施形態において、方法７００は、入力パーティション選択信号に基づいて、スキャンインシフト動作のために、複数のパーティションからパーティションの第１のセットを選択することを含み得る。一実施形態において、方法７００はまた、チャネル選択信号に基づいて、パーティションの第１のセットの１つ又は複数のパーティションを選択することを含み得る。この実施形態において、方法７００はまた、スキャンインシフト動作のために、パーティションの第１のセットの１つ又は複数のチャネルを選択することを含み得る。従って、方法７００は、スキャンインシフト動作及び／又はスキャンアウトシフト動作を実施するためにスキャンチャネルを動的に選択することが可能であること、及びスキャンチャネルは、テストモード毎に及びテストサイクル毎に動的に選択され得ることに留意すべきである。

幾つかの実施形態において、テストパターン構造は、共用スキャン入力テストパターン、及び複数のパーティションに対応する専用スキャン入力テストパターンの少なくとも１つを含み得る。図３を参照して説明したように、共用スキャン入力は、各パーティションに提供されるコモン入力であり得、専用スキャン入力は、複数のパーティションの対応するパーティションに提供され得る。

一実施形態において、制御信号は、入力パーティション選択信号、出力パーティション選択信号、及びチャネル選択信号に加えて、入力選択信号及び出力選択信号を更に含み得る。方法７００は更に、入力選択信号に基づいて、共用スキャン入力及び各パーティションのための専用スキャン入力の少なくとも１つを選択することを含み得る。また、方法７００は、出力パーティション選択信号を受け取ると、スキャンアウトシフト動作を実施するために、１つ又は複数のパーティションを選択することを含む。更に、方法７００は、出力選択信号に基づいて、共用出力及び各パーティションのための専用出力の少なくとも１つを選択することを含む。

７３０において、方法７００は、スキャン入力をＭ１個のポートに提供すること、及びスキャン出力をＭ２個のポートから受け取ることに基づいて、少なくとも１つのＤＵＴのスキャンテストを実施することを含む。上述したように、少なくとも１つのＤＵＴのスキャンテストは、Ｎ１個のスキャンチャネルで実施されるスキャンインシフト動作、及びＮ２個のスキャンチャネルで実施されるスキャンアウトシフト動作を含む。幾つかの実施形態において、方法７００は、Ｎ１個のスキャンチャネルで、テストパターン構造に対応するスキャン入力を提供することを含む。また、方法７００は、Ｎ２個のスキャンチャネルから受け取ったスキャン出力を、ＤＵＴ内に構成されるコンパレータに提供することを含む。方法７００は更に、テストパターン構造に対応する予測スキャン出力を、少なくとも１つのＤＵＴのＮ２個の出力ポートを介して、テストシステムからコンパレータに提供することを含む。また、方法７００は、テストパターン構造に対応するテスト結果を生成するため、Ｎ２個のスキャンチャネルに関連するスキャン出力と、Ｎ２個の出力ポートを介して受け取る予測スキャン出力とを比較することを含む。その後、方法７００は、テストパターン構造に対応するテスト結果をストアすることを含む。

図２〜図７を参照して説明した種々の実施形態に基づいて、Ｉ／Ｏポート（例えば、Ｍ）の総数から、０からＭ個のＩ／Ｏポートが入力又は出力のいずれかのポートとして選択され得ることに留意するべきである。ＤＵＴのスキャンテストの間の特定の時刻で、入力及び出力ポートの数の和はＩ／Ｏポートの総数（例えば、Ｍ）以下であり得る。同様に、スキャンパターン構造に基づいて、Ｎ個のスキャンチャネル（例えば、Ｎ）から、０〜Ｎ個のスキャンチャネルがスキャンインチャネルとして選択され得、０〜Ｎ個のスキャンチャネルがスキャンアウトチャネルとして選択され得る。

本明細書において開示される１つ又は複数の例示の実施形態の１つの技術的効果は、スキャンインシフト及びスキャンアウトシフト動作を行なうため、入力ポート、出力ポート、及びスキャンチャネルを動的に選択することである。入力ポート、出力ポート、及びスキャンチャネルは、テストパターン毎、テストサイクル毎、又はテストモード毎に動的に割り当てられ得る。種々の実施形態の実装が、異なるスキャンイン／スキャンアウト要件を備える多数のコアの存在下で、可制御性、可観測性、可診断性、及び、テスト同時並行性についてＡＴＰＧ効率を改善することが可能である。また、スキャンテストの間のポート及びスキャンチャネルの動的選択に基づく対称性の理由により、冗長なスキャンイン／スキャンアウト動作が実施される必要がないため、テスト時間が大幅に低減される。また、種々の実施形態が、スキャン出力と予測されたスキャン出力との比較をＤＵＴにおいて内部的に提供することによってテストシステムとＤＵＴとの間の出力負荷を駆動するためＤＵＴに駆動力制限がある場合に、スキャンテストのためのメカニズムを提供する。

本明細書中に説明した種々のシステム、モジュール等は、ハードウェア回路要素（例えば、相補型金属酸化物半導体（ＣＭＯＳ）ベースのロジック回路要素）、ファームウェア、ソフトウェア、及び／又はハードウェア、ファームウェア及び／又はソフトウェアの任意の組み合わせ（例えば、機械可読媒体において具現化される）を用いて、イネーブル及び動作され得る。例えば、種々のモジュール及び方法は、トランジスタ、ロジックゲート、電気回路（例えば、特定用途向け集積回路（ＡＳＩＣ）回路要素及び／又はデジタル信号プロセッサ（ＤＳＰ）回路要素）を用いて具現化され得る。

特に、図２及び図３の制御回路２５０又は３５０は、ソフトウェアを用いて、及び／又は、トランジスタ、ロジックゲート、及び電気回路（例えば、ＡＳＩＣ回路要素等の集積回路回路要素等）を用いてイネーブルされ得る。本開示の実施形態は、コンピュータ可読媒体にストアされるか又はその他の方式で具現化される１つ又は複数のコンピュータプログラムを含む。コンピュータプログラムは、プロセッサに、方法７００のため、１つ又は複数の動作を実施させるように構成される。コンピュータプログラム又は同様の言語を、ストアする、具現化する、又はそれを用いてエンコードされるコンピュータ可読媒体が、プロセッサに１つ又は複数の動作を実行させるように構成される１つ又は複数のソフトウェアプログラムをストアする有形データストレージデバイスとして具現化され得る。そのような動作は、例えば、本明細書中に説明したステップ又は動作のうちの任意のものであり得る。また、有形データストレージデバイスが、１つ又は複数の揮発性メモリデバイス、１つ又は複数の不揮発性メモリデバイス、及び／又は、１つ又は複数の揮発性メモリデバイス及び不揮発性メモリデバイスの組み合わせとして具現化され得る。

当業者であれば、本発明の特許請求の範囲内で、説明された実施形態に変更が行なわれ得ること、及び多くの他の実施形態が可能であることを理解するであろう。

Claims (20)

1. 集積回路又は類似のデバイスをテストする方法であって、少なくとも１つのデバイスがＭ個の入力／出力（Ｉ／Ｏ）ポートに関連するＮ個のスキャンチャネルを含み、前記方法が、
   テストパターン構造に関連する少なくとも１つの制御信号を生成することであって、前記テストパターン構造が、前記少なくとも１つのデバイスをスキャンテストするように実装されるように構成される、前記制御信号を生成することと、
   前記少なくとも１つの制御信号に基づいて前記テストパターン構造に対応するスキャン入力を受け取るように、前記Ｍ個のＩ／Ｏポートの中からＭ１個のＩ／Ｏポートを選択することと、
   前記少なくとも１つの制御信号に基づいて前記テストパターン構造に対応するスキャン出力を提供するように、前記Ｍ個のＩ／Ｏポートの中からＭ２個のＩ／Ｏポートを選択することであって、Ｍ１とＭ２との各々が０とＭとの間の数の範囲の中から選択される数であり、Ｍ１とＭ２の和がＭ以下である、前記Ｍ２個のＩ／Ｏポートを選択することと、
   前記Ｍ１個のＩ／Ｏポートへの前記スキャン入力の提供と前記スキャン出力の前記Ｍ２個のＩ／Ｏポートからの受け取りとに基づいて前記少なくとも１つのデバイスのスキャンテストを実施することと、
   を含み、
   前記少なくとも１つのデバイスが、Ｎ２個のスキャンチャネルと通信可能に結合され得る第１のセットのＭ２入力と前記Ｍ２個のＩ／Ｏポートと通信可能に結合され得る第２のセットのＭ２入力とを有するコンパレータを含み、前記Ｍ２個のＩ／Ｏポートがテストシステムから予測スキャン出力を受け取ることが可能である、方法。
2. 請求項１に記載の方法であって、
   前記少なくとも１つの制御信号に基づいて前記スキャン入力に対応するスキャンインシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中からＮ１個のスキャンチャネルを前記Ｍ１個のＩ／Ｏポートと通信可能に結合することと、
   前記少なくとも１つの制御信号に基づいて前記スキャン出力に対応するスキャンアウトシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中から前記Ｎ２個のスキャンチャネルを前記Ｍ２個のＩ／Ｏポートと通信可能に結合することと、
   を更に含む、方法。
3. 請求項２に記載の方法であって、
   前記少なくとも１つの制御信号が入力パーティション選択信号と出力パーティション選択信号とチャネル選択信号とを含み、前記Ｎ個のスキャンチャネルが複数のパーティションにグループ化される、方法。
4. 請求項３に記載の方法であって、
   前記スキャンインシフト動作を実施するために、前記入力パーティション選択信号に基づいて前記複数のパーティションから第１のセットのパーティションを選択することと、
   前記スキャンインシフト動作のための前記第１のセットのパーティションの１つ又は複数のスキャンチャネルと、前記スキャンアウトシフト動作のための前記第１のセットのパーティションの１つ又は複数のスキャンチャネルとの少なくとも一方を前記チャネル選択信号に基づいて選択することと、
   前記スキャンアウトシフト動作を実施するために、前記出力パーティション選択信号に基づいて前記複数のパーティションから第２のセットのパーティションを選択することと、
   を更に含む、方法。
5. 請求項４に記載の方法であって、
   前記少なくとも１つの制御信号が入力選択信号と出力選択信号とを含み、前記テストパターン構造が、少なくとも１つの共用スキャン入力と前記複数のパーティションに対応する複数の専用スキャン入力とを含み、前記方法が、
   前記入力選択信号に基づいて前記テストパターン構造の共用スキャン入力と各パーティションのための前記テストパターン構造の専用スキャン入力との少なくとも１つを選択することであって、前記共用スキャン入力が各パーティションに提供されるコモン入力であり、前記複数の専用スキャン入力が前記複数のパーティションに提供され得る、前記選択することと、
   前記出力選択信号に基づいて、各パーティションからの前記スキャン出力に対応する共用スキャン出力と前記スキャン出力に対応する専用出力との少なくとも１つを選択することと、
   を更に含む、方法。
6. 請求項１に記載の方法であって、
   前記テストパターン構造に対応する前記スキャン出力を前記コンパレータの前記第１のセットのＭ２入力に提供することであって、前記スキャン出力が前記Ｎ２個のスキャンチャネルから受け取られる、前記スキャン出力を提供することと、
   前記テストパターン構造に対応する予測スキャン出力を前記コンパレータの前記第２のセットのＭ２入力に提供することと、
   テスト結果を生成するために、前記第１のセットのＭ２入力に提供された前記スキャン出力と前記第２のセットのＭ２入力に提供された前記予測スキャン出力とを比較することと、
   前記テスト結果をストアすることと、
   を更に含む、方法。
7. 請求項６に記載の方法であって、
   比較イネーブル入力を前記コンパレータに提供することを更に含み、前記スキャン出力と前記予測スキャン出力との前記比較が、前記比較イネーブル入力に基づいてイネーブル又はディスエーブルされる、方法。
8. 請求項６に記載の方法であって、
   前記テストシステムから、前記スキャンアウトシフト動作に関連するクロックの２倍の周波数を有するクロックにおいて、比較イネーブル入力と前記予測スキャン出力とを含む入力を提供することを更に含み、
   前記予測スキャン出力と前記スキャン出力との前記比較が、先行クロックサイクルにおける前記比較イネーブル入力に基づくクロックサイクルにおいて実施される、方法。
9. 請求項６に記載の方法であって、
   前記テストシステムがＩ個のバンクに区分されるＰ個のポートを含み、各バンクがＰ／Ｉ個のポートに関連し、各バンクがＪ個のデバイスをテストすることが可能であり、前記Ｊ個のデバイスの各々が、前記第１のセットのＭ２入力と前記第２のセットのＭ２入力とを有する前記コンパレータを含み、
   バンクにおいて前記Ｊ個のデバイスを前記テストすることが、
   テスト結果を生成するために、前記Ｊ個のデバイスの前記各々のコンパレータの前記第１のセットのＭ２入力に提供される前記スキャン出力と前記第２のセットのＭ２入力に提供される前記予測スキャン出力とを比較することと、
   前記スキャン出力と前記予測スキャン出力との比較の際に、前記各デバイスに関連する前記テスト結果を前記各デバイスに関連するレジスタにストアすることと、
   を含み、
   前記スキャンテストが、前記Ｊ個のデバイスの或るデバイスに関連するテスト結果に基づく欠陥の判定時に、前記テスト結果が前記Ｊ個のデバイスの前記各々に対してストアされる以前に前記スキャンテストが中断されないように、前記Ｊ個のデバイスに対して実施される、方法。
10. 請求項１に記載の方法であって、
    前記少なくとも１つの制御信号が、一定信号と、前記テストシステム又は前記少なくとも１つのデバイスから生成される信号との少なくとも一方である方法。
11. テストシステムによってスキャンテストされるように構成される集積デバイスであって、
    Ｍ個の入力／出力（Ｉ／Ｏ）ポートであって、前記Ｍ個のＩ／Ｏポートの中の各Ｉ／Ｏポートが、テストパターン構造に対応するスキャン入力を受け取り、前記テストパターン構造に対応するスキャン出力を提供するように構成される、前記Ｍ個のＩ／Ｏポートと、
    前記Ｍ個のＩ／Ｏポートと結合される複数のスキャンチャネルであって、前記スキャン入力を受け取り、前記スキャン出力を提供するように構成される、前記複数のスキャンチャネルと、
    前記Ｍ個のＩ／Ｏポートの中の各Ｉ／Ｏポートと前記複数のスキャンチャネルの中の各スキャンチャネルとに結合される選択回路であって、
    少なくとも１つの制御信号に基づいて前記スキャン入力を受け取るために、前記Ｍ個のＩ／Ｏポートの中からＭ１個のＩ／Ｏポートを選択し、
    前記少なくとも１つの制御信号に基づいて前記スキャン出力を提供するために、前記Ｍ個のＩ／Ｏポートの中からＭ２個のＩ／Ｏポートを選択する、
    ように構成され、Ｍ１とＭ２との各々が０とＭとの間の数の範囲の中から選択される数であり、Ｍ１とＭ２の和がＭ以下である、前記選択回路と、
    Ｎ２個のスキャンチャネルと通信可能に結合され得る第１のセットのＭ２入力と前記Ｍ２個のＩ／Ｏポートと通信可能に結合され得る第２のセットのＭ２入力とを有するコンパレータであって、前記Ｍ２個のＩ／Ｏポートが前記テストシステムから予測スキャン出力を受け取ることが可能である、前記コンパレータと、
    を含む、デバイス。
12. 請求項１１に記載のデバイスであって、
    前記選択回路が、
    前記少なくとも１つの制御信号に基づいて前記スキャン入力に対応するスキャンインシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中からＮ１個のスキャンチャネルを前記Ｍ１個のＩ／Ｏポートと通信可能に結合し、
    前記少なくとも１つの制御信号に基づいて前記スキャン出力に対応するスキャンアウトシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中から前記Ｎ２個のスキャンチャネルを前記Ｍ２個のＩ／Ｏポートと通信可能に結合する、
    ように更に構成される、デバイス。
13. 請求項１２に記載のデバイスであって、
    前記少なくとも１つの制御信号が入力パーティション選択信号と出力パーティション選択信号とチャネル選択信号とを含み、前記Ｎ個のスキャンチャネルが複数のパーティションにグループ化される、デバイス。
14. 請求項１３に記載のデバイスであって、
    前記選択回路が、
    前記スキャンインシフト動作を実施するために前記入力パーティション選択信号に基づいて前記複数のパーティションから第１のセットのパーティションを選択し、
    前記スキャンインシフト動作のための前記第１のセットのパーティションの１つ又は複数のスキャンチャネルと、前記スキャンアウトシフト動作のための前記第１のセットのパーティションの１つ又は複数のスキャンチャネルとの少なくとも一方を前記チャネル選択信号に基づいて選択し、
    前記スキャンアウトシフト動作を実施するために前記出力パーティション選択信号に基づいて前記複数のパーティションから第２のセットのパーティションを選択する、
    ように構成される、デバイス。
15. 請求項１４に記載のデバイスであって、
    前記Ｎ２個のスキャンチャネルから受け取られる、前記テストパターン構造に対応する前記スキャン出力を前記コンパレータの前記第１のセットのＭ２入力に提供し、
    前記テストパターン構造に対応する予測スキャン出力を前記コンパレータの前記第２のセットのＭ２入力に提供し、
    テスト結果を生成するために、前記第１のセットのＭ２入力に提供された前記スキャン出力と、前記第２のセットのＭ２入力に提供された前記予測スキャン出力とを比較し、
    前記テスト結果をストアする、
    ように構成される、デバイス。
16. 請求項１１に記載のデバイスであって、
    前記テストパターン構造に基づいて前記少なくとも１つの制御信号を生成するため制御回路を更に含む、デバイス。
17. 請求項１５に記載のデバイスであって、
    前記コンパレータが、前記スキャン出力と前記予測スキャン出力との前記比較をイネーブル又はディスエーブルするため比較イネーブル入力を受け取るように構成される、デバイス。
18. 集積回路デバイスをスキャンテストするためのテストシステムであって、少なくとも１つのデバイスが、Ｍ個の入力／出力（Ｉ／Ｏ）ポートに関連するＮ個のスキャンチャネルと、Ｎ２個のスキャンチャネルと通信可能に結合され得る第１のセットのＭ２入力とＭ２個のＩ／Ｏポートと通信可能に結合され得る第２のセットのＭ２入力とを有するコンパレータであって、前記Ｍ２個のＩ／Ｏポートが前記テストシステムから予測スキャン出力を受け取ることが可能である、前記コンパレータとを含み、
    前記テストシステムが、テストパターン構造に基づいて少なくとも１つの制御信号を生成するように構成される制御回路であって、前記テストパターン構造が前記少なくとも１つのデバイスのスキャンテストを実施するように実装されるように構成される、前記制御回路を含み、
    前記少なくとも１つの制御信号が、
    前記少なくとも１つの制御信号に基づいて前記テストパターン構造に対応するスキャン入力を受け取るための、前記Ｍ個のＩ／Ｏポートの中からのＭ１個のＩ／Ｏポートの選択と、
    前記少なくとも１つの制御信号に基づいて前記テストパターン構造に対応するスキャン出力を提供するための、前記Ｍ個のＩ／Ｏポートの中からのＭ２個のＩ／Ｏポートの選択と、
    を可能にするように構成され、
    Ｍ１とＭ２との各々が０とＭとの間の数の範囲の中から選択される数であり、Ｍ１とＭ２の和がＭ以下であり、そのため、前記スキャンテストが、前記Ｍ１個のＩ／Ｏポートへの前記スキャン入力の提供と前記Ｍ２個のＩ／Ｏポートからの前記スキャン出力の受け取りとに基づいて実施されるように構成される、システム。
19. 請求項１８に記載のシステムであって、
    前記少なくとも１つの制御信号が、前記少なくとも１つのデバイスにおける選択回路に、
    前記少なくとも１つの制御信号に基づいて前記スキャン入力に対応するスキャンインシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中からＮ１個のスキャンチャネルを前記Ｍ１個のＩ／Ｏポートと通信可能に結合することと、
    前記少なくとも１つの制御信号に基づいて前記スキャン出力に対応するスキャンアウトシフト動作を実施するために、前記Ｎ個のスキャンチャネルの中からＮ２個のスキャンチャネルを前記Ｍ２個のＩ／Ｏポートと通信可能に結合することと、
    を更に実施させる、システム。
20. 請求項１９に記載のシステムであって、
    前記少なくとも１つの制御信号が入力パーティション選択信号と出力パーティション選択信号とチャネル選択信号とを含み、前記Ｎ個のスキャンチャネルが複数のパーティションにグループ化される、システム。