JP4405255B2 - チップサイズを縮小させるスキャンテスト回路を備えた半導体装置及びそのテスト方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 93
- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000010998 test method Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 claims description 62
- 238000005094 computer simulation Methods 0.000 claims description 30
- 239000013598 vector Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Description
図1を参照すれば、従来のスキャンテスト回路を備える半導体装置は、第1サブ論理回路部110、コア部130及び第2サブ論理回路部150を備える。ここで、第1サブ論理回路部110が入力されるデータMDIを受けて処理し、第1サブ論理回路部110で処理されたデータSL1〜SLNはコア部130で処理され、コア部130の出力データCD1〜CDNは第2サブ論理回路部150で処理されて最終出力データMDOとして出力されると仮定する。
前記第1サブ論理回路部はダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。
前記マルチプレクサ部はマルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。
前記コア部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記マルチプレクサ部のポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる。
前記第2サブ論理回路部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。
前記第1サブ論理回路部はダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。
前記マルチプレクサ部はマルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。
前記コア部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。
前記第2サブ論理回路部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。
前記第1コア論理回路部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成する。
前記スキャンテスト回路部は前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力された前記ポート別のテストベクトルを選択的に出力する。
前記第2コア論理回路部は前記スキャンテスト回路部のポート別の出力データを処理し、前記ポート別のコア出力データを発生させる。
すなわち、本発明による半導体装置のスキャンテスト方法は、まず前記マクロブロックのうち第1サブブロックが外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。次に、マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。前記マクロブロックのうちコアブロックは前記マルチプレクサのポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる。前記マクロブロックのうち第2サブブロックは前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。
まず、前記残りのブロックのうち第1サブブロックが外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。次に、マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。前記コアブロックは前記マルチプレクサのポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。前記残りのブロックのうち第2サブブロックは前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。
前記スキャンテスト回路は、各ポート別にマルチプレクサ2つ及びフリップフロップ1つを備えることを特徴とする。または、前記スキャンテスト回路は、各ポート別にマルチプレクサ1つ及びフリップフロップ1つを備えることを特徴とする。
図5を参照すれば、本発明の一実施形態によるスキャンテスト回路を備える半導体装置は、マクロブロックのうちコアブロック、すなわちコア部530はスキャンテスト方式で設計され、コアブロック以外の残りのブロックはダイナミック・シミュレーション・テスト方式で設計される半導体装置として、第1サブ論理回路部510、マルチプレクサ部520、コア部530及び第2サブ論理回路部540を備える。
図6を参照すれば、前記スキャンテスト回路部535は、第1マルチプレクサ部5351、フリップフロップ部5353及び第2マルチプレクサ部5355を備える。フリップフロップ部5353のフリップフロップはシステムクロックSCLKによって動作する。すなわち、前記スキャンテスト回路部535は、図2のようにコア部530と他の論理回路ブロック、すなわち第1及び第2サブ論理回路部510,540の正常動作いかんの判別性または入力されるデータによる制御性判断のために、それぞれのポートごとにマルチプレクサ2つとフリップフロップ1つとを必要とする。
520 マルチプレクサ部
530 コア部
531,539 第1及び第2コア論理回路部
535 スキャンテスト回路部
C1D1〜C1DN コア内部データ
C2D1〜C2DN コア出力データ
SD1〜SDN 出力データ
MDI データ
MDO 最終出力データ
TDI シリアル入力データ
TDO シリアル出力データ
TI マルチプレクサ制御信号
Claims (10)
- ダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる第1サブ論理回路部と、
マルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力するマルチプレクサ部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記マルチプレクサ部のポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させるコア部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する第2サブ論理回路部とを備えることを特徴とする半導体装置。 - ダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる第1サブ論理回路部と、
マルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力するマルチプレクサ部と、
前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させるコア部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する第2サブ論理回路部とを備えることを特徴とする半導体装置。 - 前記コア部は、
前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成する第1コア論理回路部と、
前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力された前記ポート別のテストベクトルを選択的に出力するスキャンテスト回路部と、
前記スキャンテスト回路部のポート別の出力データを処理し、前記ポート別のコア出力データを発生させる第2コア論理回路部とを備えることを特徴とする請求項2に記載の半導体装置。 - 前記スキャンテスト回路部は、
各ポート別にマルチプレクサ2つ及びフリップフロップ1つを備えることを特徴とする請求項3に記載の半導体装置。 - 前記スキャンテスト回路部は、
各ポート別にマルチプレクサ1つ及びフリップフロップ1つを備えることを特徴とする請求項3に記載の半導体装置。 - マクロブロックがいずれもダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、
前記マクロブロックのうち第1サブブロックにより、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる段階と、
マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する段階と、
前記マクロブロックのうちコアブロックにより、前記マルチプレクサのポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる段階と、
前記マクロブロックのうち第2サブブロックにより、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する段階とを備えることを特徴とする半導体装置のテスト方法。 - マクロブロックのうちコアブロックはスキャンテスト方式で設計され、コアブロック以外の残りのブロックはダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、
前記残りのブロックのうち第1サブブロックにより、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる段階と、
マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する段階と、
前記コアブロックにより、前記マルチプレクサのポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる段階と、
前記残りのブロックのうち第2サブブロックにより、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する段階とを備えることを特徴とする半導体装置のテスト方法。 - 前記ポート別のコア内部データは、
所定のスキャンテスト回路によってスキャン方式で外部に出力されうることを特徴とする請求項7に記載の半導体装置のテスト方法。 - 前記スキャンテスト回路は、
各ポート別にマルチプレクサ2つ及びフリップフロップ1つを備えることを特徴とする請求項8に記載の半導体装置のテスト方法。 - 前記スキャンテスト回路は、
各ポート別にマルチプレクサ1つ及びフリップフロップ1つを備えることを特徴とする請求項8に記載の半導体装置のテスト方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0087246A KR100505662B1 (ko) | 2002-12-30 | 2002-12-30 | 칩 사이즈를 감소시키는 스캔 테스트 회로를 구비한반도체 장치, 및 그 테스트 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004212399A JP2004212399A (ja) | 2004-07-29 |
JP4405255B2 true JP4405255B2 (ja) | 2010-01-27 |
Family
ID=32653244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003435868A Expired - Fee Related JP4405255B2 (ja) | 2002-12-30 | 2003-12-26 | チップサイズを縮小させるスキャンテスト回路を備えた半導体装置及びそのテスト方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7249300B2 (ja) |
JP (1) | JP4405255B2 (ja) |
KR (1) | KR100505662B1 (ja) |
CN (1) | CN1519573B (ja) |
TW (1) | TWI226935B (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6877122B2 (en) | 2001-12-21 | 2005-04-05 | Texas Instruments Incorporated | Link instruction register providing test control signals to core wrappers |
US7346821B2 (en) * | 2003-08-28 | 2008-03-18 | Texas Instrument Incorporated | IC with JTAG port, linking module, and off-chip TAP interface |
US7461315B2 (en) * | 2005-05-09 | 2008-12-02 | Lsi Corporation | Method and system for improving quality of a circuit through non-functional test pattern identification |
ATE472106T1 (de) * | 2005-10-24 | 2010-07-15 | Nxp Bv | Ic-testverfahren und vorrichtung |
TWI308223B (en) * | 2006-10-05 | 2009-04-01 | Princeton Technology Corp | Chip testing device and system |
US20080091998A1 (en) * | 2006-10-12 | 2008-04-17 | Nec Laboratories America, Inc. | Partial Enhanced Scan Method for Reducing Volume of Delay Test Patterns |
US8134380B2 (en) * | 2008-11-26 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test probe structure |
US8495342B2 (en) * | 2008-12-16 | 2013-07-23 | International Business Machines Corporation | Configuring plural cores to perform an instruction having a multi-core characteristic |
JP5292164B2 (ja) * | 2009-04-16 | 2013-09-18 | 株式会社日立製作所 | 故障診断方法および故障診断システム |
CN102237145A (zh) * | 2010-04-22 | 2011-11-09 | 联咏科技股份有限公司 | 箝入式存储装置以及其测试方法 |
US8456193B2 (en) * | 2010-09-17 | 2013-06-04 | Qualcomm Incorporated | Integrated circuit leakage power reduction using enhanced gated-Q scan techniques |
CN102540059B (zh) * | 2010-12-27 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | 数字半导体器件的测试装置及方法 |
US9310436B2 (en) * | 2014-01-28 | 2016-04-12 | Omnivision Technologies, Inc. | System and method for scan-testing of idle functional units in operating systems |
CN105629811B (zh) * | 2014-10-30 | 2018-01-09 | 京微雅格(北京)科技有限公司 | 支持多种测试功能复用的输入输出接口电路及其生成方法 |
CN104375078B (zh) * | 2014-11-06 | 2017-04-05 | 北京时代民芯科技有限公司 | 一种扫描测试锁存器宏单元及扫描测试方法 |
US9347991B1 (en) * | 2014-11-12 | 2016-05-24 | Texas Instruments Incorporated | Scan throughput enhancement in scan testing of a device-under-test |
US10528443B2 (en) | 2015-01-30 | 2020-01-07 | Samsung Electronics Co., Ltd. | Validation of multiprocessor hardware component |
CN106443408B (zh) * | 2016-08-30 | 2019-06-14 | 无锡华润矽科微电子有限公司 | 实现单端口多功能复用的用于集成电路测试的电路结构 |
KR102555499B1 (ko) * | 2018-01-22 | 2023-07-12 | 삼성에스디아이 주식회사 | 집적 회로 및 이를 포함하는 배터리 관리 시스템 |
CN110118921B (zh) * | 2018-02-07 | 2021-08-03 | 龙芯中科技术股份有限公司 | 集成电路输入端测试装置及集成电路 |
CN111966077A (zh) * | 2020-08-13 | 2020-11-20 | 格力电器(合肥)有限公司 | 测试设备及测试方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5889788A (en) * | 1997-02-03 | 1999-03-30 | Motorola, Inc. | Wrapper cell architecture for path delay testing of embedded core microprocessors and method of operation |
US5774476A (en) * | 1997-02-03 | 1998-06-30 | Motorola, Inc. | Timing apparatus and timing method for wrapper cell speed path testing of embedded cores within an integrated circuit |
US6877122B2 (en) * | 2001-12-21 | 2005-04-05 | Texas Instruments Incorporated | Link instruction register providing test control signals to core wrappers |
US6816990B2 (en) * | 2002-01-28 | 2004-11-09 | International Business Machines Corporation | VLSI chip test power reduction |
EP1351066A1 (en) * | 2002-04-04 | 2003-10-08 | Texas Instruments Incorporated | Configurable scan path structure |
-
2002
- 2002-12-30 KR KR10-2002-0087246A patent/KR100505662B1/ko not_active IP Right Cessation
-
2003
- 2003-10-29 US US10/696,090 patent/US7249300B2/en not_active Expired - Fee Related
- 2003-11-26 TW TW092133128A patent/TWI226935B/zh not_active IP Right Cessation
- 2003-12-22 CN CN2003101232794A patent/CN1519573B/zh not_active Expired - Fee Related
- 2003-12-26 JP JP2003435868A patent/JP4405255B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100505662B1 (ko) | 2005-08-03 |
CN1519573A (zh) | 2004-08-11 |
US7249300B2 (en) | 2007-07-24 |
TW200419164A (en) | 2004-10-01 |
US20040128598A1 (en) | 2004-07-01 |
JP2004212399A (ja) | 2004-07-29 |
KR20040060448A (ko) | 2004-07-06 |
CN1519573B (zh) | 2011-05-11 |
TWI226935B (en) | 2005-01-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091104 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
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