TWI226935B - Integrated circuit device including a scan test circuit and methods of testing the same - Google Patents

Description

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洛安明宣告南韓專利申請案號2 002-87246之優先權， ^ 韓智財局之申請日為西元2002年12月30日，此案 内谷在此一併做為參考。 發明所屬之技術領域 本發明是有關於一種積體電路裝置，且特別是有關於 一種包含掃描測試電路之積體電路裝置以及其測試方法。 先前技術 在將積體電路（integrated ci rcui t ，IC)(半導體） 。己1:¾體裝置’比如動態隨機存取記憶體（dynamic rand〇m access memory，DRAM)及/或特殊應用積體電路 (application specific integrated circuit ， ASIC)， 賣給客戶之前必需進行測試。此種裝置之產生係先透過設 計過程’接著根據所設計的來製造，接著在完成製程後測 試所製造出之裝置。販賣前之測試操作可包括積體電路晶 片測試及/或封裝測試。測試過程可包括在各種測試模式 下之该裝置之巨集方塊（macro block)測試。巨集方塊可 為一可程式化智權（intellectual property，IP)核心。 此種IP核心之例子包括一微控制器（micro controller unit，MCU) ’ 一數位信號處理器（digital signal processor，DSP)以及/或用於特殊功能之其他核心。 測試該可程式化IP核心之方法可分類為2種。一種測 試方法是傳統的動態模擬測試法，其利用比如凱登斯 (Cadence)軟體公司所出之VerifaultTM之錯誤模擬軟體之 功能向量來提局錯誤發現率。第二種測試方法是序列測試

12730pif,ptd 第7頁 1226935 五、發明說明（2) '—- 法，比如利用包括於該I C内之掃描測試電路來進行全掃描 測試法。 傳統動態模擬測試法之優點在於，裝置不需要掃描測 試電路，裝置可用面積較小之晶片。然而，動態模擬測試 法之錯誤發現率通常低於序列測試法。此外，如果該可程 式化IP核心利用傳統動態模擬測試法來測試，需要包括該 可程式化I P核心之任何I c裝置皆可用之共同測試向量，而

非只能用於特定I c裝置之測試向量。因為不同丨c裝置通常 具有不同的輸出入（I/O)位址，記憶體映對圖，墊，及/或 周邊介面產生法，很難定義出共同測試向量，且利用該共 同測试向3來測試特定丨c裝置時，測試狀況會受限。因 而’可私式化I p核心通常會包括一掃描測試電路以進行全 掃描測試法。 d如果包括該可程式化I P核心之該〗c裝置設計成可支援 =装置之全掃描測試法，可利用該可程式化IP核心内建之 知描f試電路來進行測試。如果包括該可程式化丨p核心之 该7裝置係設計成無法支援該裝置之全掃描測試法，該裝

置可利用傳統動態模擬測試法來測試而不需要使用該I P核 心之掃描測試電路。 比^果包括該可程式化IP核心之該1C裝置係不設計成整 可接文全掃描測試，而是只有該可程式化I p核心或除 ，4 7 &式化IP核心外之元件係設計成可接受全掃描測 ^ /可&式化I p核心之全部輸入與輸出信號必需輸出至 °亥1 c忒置之一外部接腳。然而，此種信號路徑難於實現，

1226935 五、發明說明（3) 因為該可程式化I P核心之輸入與輸出信號之數量可能會大 於該裝置之外部接腳數量。在此種設計中，可加入一鏈形 (chain-shape)掃描測試電路至該可程式化ip核心之輸入 與輸出端點。測試向量係被序列載入至該鏈形掃描測試電 路’或輸出至該輸出端點之信號係序列擷取於該鏈形掃描 測試電路。 第1圖顯示傳統I c裝置之方塊圖。如第1圖所示，包括 一傳統掃描測試電路之一 ；[C裝置包括：一第一副邏輯電路 單兀110 ’ 一核心方塊130與一第二副邏輯電路單元15〇。 該第一副邏輯電路單元110接收並處理一輸入資料MIH，該 核心方塊130接收並處理從該第一副邏輯電路單元11〇輸出 之資料SU〜SLN。該第二副邏輯電路單元15〇接收並處理從 該核心方塊130輸出之資料CM〜CDN並輸出一輸出資料 MDO。 ' 第2圖顯示當第1圖之該第一副邏輯電路單元n〇與第 二副邏輯電路單元丨50設計成可接受掃描測試法時，在該 核心方塊1 30附近之一周邊掃描測試電路（未示出）内之各 槔之例。如第2圖，如果該第一副邏輯電路單元1 1 〇與第 二釗，輯電路單元丨5 0，而非該核心方塊丨3 〇，設計成可接 受全掃描測試法，靠近該核心方塊1 30之輸出與輸入端之 該=描測，電路之各埠一般需要兩多工器（Μυχ)2ΐ3與217 與一正反器2 1 5。利用序列輸出資料TDO，操作該 MUK13/217與該正反器215來決定該核心方塊13^，第一副 邏輯電路單元110與第二副邏輯電路單元15〇之正常操作觀

1226935 五、發明說明（4) 察性（observability)。可回應於序列輸入資料ΤΜ，利用 輸入至該核心方塊1 3 〇或該第二副邏輯電路單元丨5 〇之資料 SD ’操作該MUX213/217與該正反器215來來決定該核心方 塊130之可控性（contr〇liabiiity)。該正反器215同步於 一系統時脈信號SCLK。

對於第2圖之電路，如果該核心方塊丨3〇之輸入埠數量 與輸出埠數量各為1〇〇，則需要4〇〇個腳乂與2〇〇個正反器。 根據是否正在進行掃描測試而致能或失能該〇乂控制信號 TM °也可根據當成序列掃描向量之序列輸入資料” I是否 正輸入至該掃描測試電路或該第一副邏輯電路單元丨丨〇或 該核心方塊1 3 0之一輸出是否正輸入至掃描測試電路而致 能或失能該MUX控制信號TM。

第3圖顯示當只有該核心方塊丨3 〇設計成可接受掃描測 試法時，靠近該核心方塊1 3 〇之該輸入端點之該掃描測試 電路内之各埠之一例。如第3圖，如果只有該核心方塊1 3 〇 設計成可接受全掃描測試法，回應於該序列輸入資料 TD I，該掃描測試電路利用輸出至該核心方塊1 3 0之資料 S1 D來決定該核心方塊1 3 0之可控性。因此，靠近該核心方 塊1 3 0之該輸入端點之該掃描測試電路内之各埠一般只需 要一個MUX315與一個正反器313。該正反器313同步於該系 統時脈信號SCLK。因此，如果輸入埠與輸出埠之數量都是 100，當使用第3圖的電路時，需要100個MUX與100個正反 器。 第4圖顯示當只有該核心方塊1 3 0設計成可接受掃描測

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吞/日、，#近該核心方塊1 30之該輸出端點之該掃描測試 電路内之各埠之H第4圖相似於第3圖。然而，對於 第4圖之電路，該掃描測試電路利用序列輸出資料”〇以只 決定該核心方塊130之正常操作之觀察性。因此，該核心 方塊1 3 0之該輸出埠内之該掃描測試電路内之各埠一般只 需要一個MUX413與一個正反器415。該正反器415同步於該 系統時脈信號SCLK，以及各埠之輸出資料S2D係輸入至該 第二副邏輯電路單元150。因此，如果輸入埠與輸出崞之 數量都是100 ’當使用第4圖的電路時，需要1〇〇個與 100個正反器。 八 如上述，如果該IC裝置整體無法接受全掃描測試法， 該裝置可只利用傳統動態模擬測試法來測試。如果只有可 权式化IP核心可接受知描測试法’或者是只有除卻該核心 方塊外之其他元件設計成可接受掃描測試法，靠近可程式 化IP核心之各輸入埠或輸出埠可具有一掃描測試電路。 也如上述，難於建立可被包括該可程式化丨P核心之任 何裝置所用之一共同測試向量，而非設計成用於該可程式 化IP核心之一特定IC裝置所用之一向量，以補償低錯誤發 現率。此外，因為靠近該可程式化IP核心之各輸入埠及/ 或輸出埠可能都需要掃描測試電路’除了比如資料匯流 排，位址匯流排等共同特徵外，該I c裝置必需包括掃描測 試電路之數以百計的多工器與正反器。因此，1C裝置之尺 寸會增加。 發明内容

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五、發明說明（6)

在本發明某些實施例中，一種積體電路裝置包括：接 党動態模擬測試及具有複數輸出埠之一核心方塊。該核心 方塊回應於輪入至該核心方塊之複數輸入埠之該些輸出埠 之輸出資料而產生該些*埠之核心輸出資料。一輸入側副邏 輯電路單元係接受動態模擬測試及耦合至該核心方塊之該 輪入埠。該輪入侧副邏輯電路單元回應於輸入至該輸入側 副邏輯電路單元之資料而產生該些輸入埠之副資料。一多 工器（M U X )單元，位於該核心方塊與該輪入側副邏輯電路 單元之間，回應於一MUX控制信號而選擇性提供該副資料 或該輸出資料至該核心方塊之該輸入埠。' 在本發明其他實施例中，積體電路裝置更包括一輸出 侧副邏輯電路單元，接受動態模擬測試及輕合至該核心方 塊之該輸出埠。該輸出側副邏輯電路單元回應於從該核心 方塊輸出之該核心輸出資料而輸出最終輪出^料。該Μϋχ 單疋包括複數多工器，該些多工器相關於該核心方塊之該 些璋。 在本發明其他實施例中’ 一種積體電路裝置包括：一 核心方塊，具有複數輸入埠，複數輸出埠鱼二向量輸入 端。該核心方塊回應於該輸入埠之輸出資料而產生核心内 部資料。該核心方塊在掃描測試期間係輪出該 内部資 料以及選擇性回應於該核心内部資料或從該：量輸入端輸 入之測試向量序列資料而產生核心輸出資肖…輸入側副 j輯，路單元接受動態模擬測試及耗合至該核心方塊之該 輸入埠。該輸入侧副邏輯電路單元回應於輪入至該輸入側

12730pif.ptd 第，12頁 1226935 五、發明說明（Ό 副 多 邏輯電路早兀之資料而產生该些輸入淳之副資料。 ; 工器（MUX)單元位於該核心方塊與該輸入側副邏輯電路單 元之間，回應於一MUX控制信號而選擇性提供該副資料或 該輸出資料至該核心方塊之該輸入埠。

在本發明其他實施例中，該積體電路裝置更包括一輸 出侧副邏輯電路單元，接受動態模擬測試及耗合至該核心 方塊之該輸出埠。該輸出側副邏輯電路單元回應於從該核 心方塊輸出之該核心輸出資料而輸出最終輸出資料。該核 心方塊包括：一第一核心邏輯電路單元，產生該核心内部 資料；以及一掃描測試電路單元，耦合至該第一核心邏輯 電路單70與該向量輸入端，在掃描測試期間輸出該核心内 部責料，以及回應於該核心内部資料或該測試向量序列輸 入貧料而選擇性輸出相關於該輸出埠之資料。該核心方塊 更包括一第二核心邏輯電路單元，耦合至該掃描測試電 路，回應於從該掃描測試電路 接收之該輸出 =料而產生該核心輸出資肖。該核心方塊具有—向= 輸出該= 了:在掃描測試期間序列 在本發昍甘仏二向1輸出細 應各輸^之複數Γ施例中，該掃揭測試電路單元包括對 電路單元包括對應二=益與至少一個疋，益。該掃描測試 在本發明盆1一輪出埠之兩個多工益與—個正反器 器與-個正反 測試電路單；—上 夕工器與 早％包括對應各輪出埠 個多

12730pif.ptd 第13頁 應各輸出埠之；：：：，中，該掃描測：：路單元包括對 枷钟带^ - 個夕工器與至少一個正反器。兮> 孩~描 1226935 ---- 五、發明說明（8) 器。 在本發明其他實施例中，一種 方法，該積體電路裝置内之複數待測】關；J =裝置之 成接受動態模J心，該方法包括：回應於從該 之該第-副邏輯電路單元產生副資料以輸入至該； 之一核心：：之複數輸入埠。提供該副資料或該核心方塊 之複數輸出埠之輸出資料至一多工器（Μυχ)單元，該多工 器單元耦$於該核心方塊與該第一副邏輯電路單元/之間， 該多工器單元回應於一MUX控制信號而選擇性提供該副資 料或該輸出資料至該核心方塊之該輸入埠。從該Μυχ輸入 至該核心方塊之輸入在該核心方塊處產生該輸出埠之輸出 資料。 在本發明其他實施例中，一種測試一積體電路裝置之 方法，該積體電路裝置内之複數待測相關巨集方塊之一核 心方塊係具有一向量輸入端且架構成接受掃描測試，而其 他相關巨集方塊係架構成接受動態模擬測試，該方法包 括：回應於從該巨集方塊外部輸入至一第一副邏輯電路單 元之資料，在其他相關巨集方塊之該第一副邏輯電路單元 產生副資料以輸入至該核心方塊之複數輸入埠。提供該副 資料或該核心方塊之複數輸出埠之輸出資料至一多工器 (M U X)單元，該多工器單元耗合於該核心方塊與該第一副 邏輯電路單元之間，該多工器單元回應於一MUX控制信號 而選擇性提供該副資料或該輸出資料至該核心方塊之該輸

12730pif.ptd 第14頁 1226935 五、發明說明（9) 入瑋。回應於輸入至該核心方塊之輸入埠之輸入資料而在 該核心方塊產生核心内部資料。在掃描測試期間從該核心 方塊輸出該核心内部資料。回應於該核心内部資料或從該 向量輸入端輸入之測試向量序列輸入資料而兮^ 處選擇性產生該輸出瑋之核心輸出資料。在5亥核方塊 在某些實施例中，本發明提供一種具有一掃描測試電 路之半導體裝置，當數量相同於輸入埠或輪出埠數量之掃 描測試電路係包括於一可程式丨p核心附近時，可使得晶片 尺寸縮小。在某些實施例中，本發明提供一種半導體裝置 之掃描測試方法，當數量相同於輸入埠或輸出埠數量之掃 描測試電路係包括於一可程式1?核心附近時，可使得晶片 尺寸縮小。 根據本發明某些實施例中，提供一種半導體裝置，包 括一第一副邏輯電路單元，一 Μυχ單元，一核心方塊，以 及一第二副邏輯電路單元。該第一副邏輯電路單元設計成 可接文一動態模擬測試法且處理從外部接收之資料以產生 各埠之副資料。該MUX單元被一MUX控制信號所控制且選擇 性輸出各埠之該副資料或各埠之核心輸出資料。該核心方 塊設計成可接受該動態模擬測試法且處理從該Μυχ單元接 ，之各埠之該輸出資料以產生各埠之該核心輸出資料。該 第二曰彳邏輯電路單元設計成可接受該動態模擬測試法且處 理攸遺核心方塊接收之各埠之該核心輸出資料以輸出最終 輸出資料至外部。 根據本發明其他實施例，提供一種半導體裝置，包括

1226935 五、發明說明（10) 一第一副邏 一第二副邏 接受一動態 埠之副資料 輪出各埠之 塊，處理從 心内部資料 部資料至外 理被當成一 該核心輸出 動態模擬測 輪出資料以 該核心 試電路單元 邏輯電路單 以產生該核 测試法以輸 輪出各埠之 成該測試向 試電路單元 輪出資料。 在本發 應各埠之兩 包括對應各

12730pif,ptd 巧電路f元，—MUX單元，一核心方塊，以及

輯電路單7L。該第一副邏輯電路單元設計成可 模擬測試法1 _ 3；田A 。該MlIX單元被處接收之資料以產生各 該副資料或各破埠―：控，所控制且選擇性 該MUX單元接收阜之之各核二輪，出資料。㈣ 以及利用-掃插:Λ輸出資料以產生# 部，或選擇性輸出各埠核心内 測試向量之各埭夕皮之该核心内部貝料或處 資料。該第二副；；=資料以產生各璋之 試法且處理從該早元設計成可接受該 輸出最終輸出資料至外*接收之各埠之該核心 方塊包括一第一核 ，以及一篦-枋 邏知電路單元，一掃描測 元處理從該MUX單元接必尾路早兀。该弟一核心 心内部資料。該掃描、、】之各埠之該輸出資料 出各埠之該核心内部電路單元利用該掃描 該核心内部資料或各埠至外部，或者選擇性 量。該第二核心邏輯雷=该序列輸入資料來當 接收之各埠之該輪出資^單元處理從該掃描測 貝抖而產生各埠之該核心 明某些實施例中之該播 個多工器與一個正反器田測試電路單元包括對 埠之一個多工器逝一偏。該掃描測試電路單元 、正反器。 1226935 五、發明說明（11) " ---- 根據本發明之其他實施例，提供一種測試一半導體裝 置之方法’該半導體裝置内之所有巨集方塊係設計成接受 一動態模擬測試法。該測試方法包括：在包括於該巨集方 塊内之一第一副方塊處理從外部接收之資料以產生各埠之 副資料；在包括於該巨集方塊内且被_MUX控制信號所控 制之一MUX處選擇性輸出各埠之該副資料或各埠 出資料…括於該巨集方塊内之一核心方塊處理輸 MUX接收之各埠之該輸出資料以產生各埠之該核心輸出資 料，以及在包括於該巨集方塊内之一第二副方塊處理從該 核心方塊接收之各埠之該核心輸出資料而輸出最終 料至外部。 根據本發明之其他實施例，提供一種測試一半導體裝 置之方法，該半導體裝置内之巨集方塊之一核心方塊係設 計成接受一掃描測試法而該巨集方塊之其他方塊係設計成 接受一動態模擬測試法。該測試方法包括：包括於該巨集 方塊之该其他方塊内之一第一副方塊處理從外部接收之資 料以產生各埠之副資料；包括於該巨集方塊之該其他方塊 内且被一MUX控制信號所控制之一Μυχ選擇性輸出各埠之該 副資料或各埠之核心輸出資料；包括於該巨集方塊内之該 核心方塊處理從該MUX接收之各埠之該輸出資料以產生各 埠之核心内部資料，或者選擇性處理從各埠之該核心内部 資料或處理從外部接收之當成一測試向量之序列輸入資料 以產生各埠之該核心輸出資料；以及包括於該巨集方塊之 該其他方塊内之一第二副方塊處理從該核心方塊接收之各

1226935 五、發明說明（12) 璋之該核心輸出資料而輸出最 各埠之該核心内部資料可由：：二枓至外部。 描測試法而輸出至該外部。該掃描::试$路利用該掃 各埠之兩個多工器與一個正反器田二二電路早元包括對應 括對應各埠之-個多工器與一個正=描測試電路單元包 顯易^讓本發明之上述和其他目的、特徵、和優點〜 細說明如下： 軚佳““列，並配合所附圖式，作詳 實施方式： 將參考附圖來詳細描述本 例。然而，本發明可有多種 八，、，'員不本發明實施 施例非以限制本發明，所描述之實：例述之實 G盤且”的揭胃，且將本發明範圍二: 方以口 rr。…，當^ 或直接連接至或直接搞接至另、接、 不可有中介層或元4在直接輕接至’’另-元件時，則當中 詈太i1:圖所示之實施例來描述本發明。第5圖顯示裝 施：ί包括一掃描測試電路之-ic(半導體)裝 二 所示’該lc裝置包括-第-副邏輯 電路早TC510，一MUX單元520，一核心方塊53〇盘一第 邏輯電路單元54。。在該IC裝置中，包括於該裝置以 12730pif.ptd 第18頁 1226935 五、發明說明（13) 方塊内之該核心方塊5 3 〇 ’係設計成可接雙掃描測試法。 甚至，該第一副邏輯電路單元51〇與第二副邏輯電路單元 540，而非該核心方塊530，係設計成可接受動態模擬測試 法0

如上述，設計成可接受動態模擬測試法之一 I C裝置係 利用一功能向量來進行測試，該功能向量係可應用於包括 一可程式化I P核心之任意I C裝置内。此外，設計成可接受 掃描測試法之一 I C裝置係包括一掃描測試電路於該裝置内 以處理當成各埠之測試資料之序列輸入資料，因而可提昇 錯誤發現率。 該第一副邏輯電路單元5 1 0設計成可接受動態模擬測 試法。該第一副邏輯電路單元5 1 0處理輸入資料MD I以產生 各輸出埠之輸出副資料。該MUX單元520被一MUX控制信號 T 1控制’且選擇性輸出從該第一副邏輯電路單元5 1 〇所輸 出之各璋之副資料或者各埠之核心輸出資料C 2 D1〜c 2 D N。

該核心方塊530處理從該MUX單元52 0接收之各埠之核 心輸出資料C2D1〜C2DN以產生核心内部資料C1D1〜C1DN。將 於底下描述，該核心方塊5 3 〇係架構成利用掃描測試法以 輸出各埠之核心内部資料C1D1〜C1DN至外部；或者處理各 埠之核心内部資料(：11)1〜(：11^及/或處理各埠之當成序列測 試向量之序列輸入資料TIH以選擇性產生該核心輸出資料 C2D卜C2DN 。 ) 該第二副邏輯電路單元540設計成可接受動態模擬测 试法。该第二副邏輯電路單元5 4 〇架構成處理從該核心方

1226935 、發明說明（14) 塊530接收之各埠之該核心輸出資料C2D1 〜C2dn以輸出最終 輸出資料MDO至外部。 ' 一 如第5圖，該核心方塊530包括一第一核心邏輯電路單 元^31，一掃描測試電路單元535，以及一第二核心邏輯電 路單元539。該第一核心邏輯電路單元531處理從該.又單 兀520接收之各埠之該核心輸出資料C2D1〜C2DN以產生各埠 之核心内部資料C1D1〜C1DN。 該掃描測試電路單元535架構成利用掃描測試法以序 列輸出核心内部資料C1D1〜C1DN至外部；或者架構成選擇 性輸出各埠之核心内部資料C1D1〜C1DN或輸出當成各埠之 測試向量之序列輸入資料TD I。該第二核心邏輯電路單元 539處理從該掃描測試電路單元535接收之各埠之該輸出資 料sm〜SDN以產生該核心輸出資料C2D卜C2DN。 第6圖顯示第5圖之該掃描測試電路單元535之電路 圖。對於第6圖之貫施例，該掃描測試電路單元μ 5包括一 第一 MUX單元535 1，一正反器單元5 353，與一第二Μυχ單元 535 5。包括於該正反器單元5353内之正反器同步於一系統 時脈SCLK。因此，相似於參考第2圖所描述之操作，為決 定該第一副邏輯電路單元510與第二副邏輯電路單元54〇之 正常操作觀察性或利用輸入至該核心方塊5 3〇之資料來決 定該核心方塊5 3 0之可控性，該掃描測試電路單元535對各 埠使用2個MUX與一個正反器。 如第6圖所示，該正反器單元5 353之各埠之輸出係當 成該第一 MUX單元5351之一第二埠之一第一輸入，以允許

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1226935 五、發明說明（15) 該電路之序列掃描。當成測試向量之該序列輸入資料係該 第一 MUX單元5351之一第一埠之一第二輸入。從該第二Μυχ 單元5355輸出之該輸出資料SD卜SDN係輸入至該第一核心 邏輯電路單元531，該第二核心邏輯電路單元539及/或該 第二副邏輯電路單元5 4 〇，且用於決定該第一核心邏輯電 路單元531，該第二核心邏輯電路單元53g及/或該第二副 邏輯電路單元540之可控性。從該正反器單元5353之最後 埠輸出之該序列輸出資料TDO可被序列掃描以決定該第一 剎邏輯電路單元510，該第一核心邏輯電路單元531及〆或 該第二核心邏輯電路單元539之正常操作之觀察性。〆 該第二MUX單元535 5之一控制信號TM之致能或失能係 根據是否進行掃描測試而定。因此，該第二Μυχ單元5355 選擇性輸出該正反器單元5353所輸出之各埠之該輸出資料 或該核心内部資料C1IH〜C1DN以當成該輸出資料sih〜sdn。 元控制信紐之致能或失能係根據 忒第一MUX早兀53 5 1是否接收與輸出當成該序列測試向量 之该序列輸入資料TDI或者接收與輸出各崞 資料C1D卜C1DN。 早之口亥核心内部 該掃描測試電路單元535之架構也相似於本發明 例之第3圖或第4圖之描述。在本發明之 ，試電路單元535可包括各璋之一個心= 恭。亦即，對於各埠如第3圖所示之一掃描測試4反一 535而言，從各埠之正反器（比 一 、工 兀 屮之杳祖ΡΤ?ηΜ你认 弟 禪之正反器313)輸 出之貝枓FFON係輸入至下一埠之正反 ^ 汉裔萄成序列測試向 1226935 發明說明 量之該序列輸入資料TD I係輸入至該第一埠之該正反器 313。從各埠之正反器輸出之資料FF01〜FF〇N係/輸入至σ該第 一核心邏輯電路531，該第二核心邏輯電路539及/或該第 二副邏輯電路單元540，以及可用於決定該第一核心邏輯 電路531 ,該第二核心邏輯電路539及/或該第二副邏輯電 路單元540之可控性。在此種實施例中，一Μυχ3ΐ5之該控 制信號T Μ係根據是否進行掃描測試而致能或失能。 對於各埠如第4圖所示之一掃描測試電路單元5 3 $而 言，從各埠之正反器（比如，第一埠之正反器413)輸出之 資料FFON係輸入至下一蟑之MUX。如果不進行掃描測試的 話’伙各埠之正反器輸出之資料FF01〜Fj?qn係輸入至該第 一核心邏輯電路531，該第二核心邏輯電路53g及/或該第 二副邏輯電路單元540。此外，從最後琿之正反器輸出之 該序列輸出資料TDO可用於決定該第一副邏輯電路單元 510，該第一核心邏輯電路531及/或該第二核心邏輯電路 539之正常操作之觀察性。一MUX41 3之一控制信號TS之致 月&或失能係根據是否該M U X 41 3接收與輸出各蟑之核心内部 資料C 1 D1〜C1 D Ν至外側或者接收從先一淳輸出之該資料 FF01〜FFON並輸出成可當成該序列測試向量之該序列輸入 資料TDI。 如參考第5圖所示，該核心方塊5 3 0係設計（架構）成可 接受掃描測試，以及該第一副邏輯電路單元5丨〇與該第二 副邏輯電路單元540，而非該核心方塊530，係設計成可接 受動悲模擬測试。在本發明其他實施例中，包括掃描測試

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1226935 五、發明說明（17) 之一 I C裝置係包括全部都可接受動態模擬測試之巨集方 塊。该第一副邏輯電路早元510 ’該第二副邏輯電路單元 540與該核心方塊530設計成可接受動態模擬測試。在此種 貫施例中’該核心方塊5 3 0不包括該掃描測試電路單元 535，以及可處理從該MUX單元520接收之各埠之該輸出資 料而直接產生各埠之該核心輸出資料C2D1〜C2DN，不需利 用該掃描測試電路單元5 3 5。對於此種實施例，該第一副 邏輯電路單元510，該MUX單元520與該第二副邏^電路^ 元540之操作一般相似於參考第5圖之描述。

在本發明之某些實施例中，I C裝置整體並非設計成可 接文掃描測試法。該IC裝置可利用將該核心方塊5 3 〇之該 核心輸出資料C2D1〜C2DN透過該MUX單元520而輸入至該核 心方塊530之方法來測試。因此，相對於利用功能向量之 動態摸擬法，可提高錯誤發現率。

如上述’在根據本發明某些實施例之丨c裝置中，設計 成可接文動態模擬測試法之該第一副邏輯電路單元5丨〇處 ，從外側接收之輸入資料MDI而產生各埠之副資料。該Μυχ f兀520被一MUX控制信號所控制，且選擇性輸出各埠之副 ^料或^輸出各埠之核心輸出資料。該核心方塊53〇處理從 名MUX單元520接收之各埠之輸出資料以產生核心内部資料 C1 D1 C1 DN ’利用全掃描測試法而輸出各埠之核心内部資 料C1D1〜C1DN至外部，及/或選擇性處理各埠之核心内部資 料C1 D1 C1 DN或各埠之當成序列測試向量之序列輸入資料 TDI而產生各埠之該核心輸出資料c2di〜c2dn。設計成可接

〜1 〜 1226935 五、發明說明（18) ;則試法之該第二副邏輯電路單元540係處理從 輪出最終輸出資料酬至^部 輸出資料㈣卜C2DN* 輪出J Ξ t發：某些實施例’當數量相同於裝置輸入埠或 =出之掃描測試電路係位於一可程式化ιρ核心附近 二，。=式化1"亥心之輸入端之各埠只需要-個 為可刹H #可、間化s亥知描測試電路以減少晶片尺寸。因 :則:式向旦:描測试法而藉由輸入至該可程式化I p核心之一 本^=i進行掃描測試，可改良錯誤發現率。特別是’ 描；η點ί於’！該可程式化1?核心設計成可接受掃 資料^兮、。a而，藉由重輸入該可程式化IP核心之輸出 U該可程式化IP核心’也可測試不接受掃描測試法之 裝置。這也可改良錯誤發現率。 以ρ Ϊ f ί發明已以數較佳實施例揭露如上’然其並非用 神i圍5明丄任何熟習此技藝者’在不脫離本發明之精 護範m a、n %虽可作些許之更動與潤飾，因此本發明之保 濩乾圍*視後附之申請專利範圍所界定者為準。

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圖式簡單說明 第1圖顯示包括一核心方塊之傳統ic裝置之方塊圖； 第2圖顯示一周邊掃描測試電路包括各埠之電路以及 第一與第二副邏輯電路單元，而非該核心方塊，係設計成 可接受掃描測試方法之情況下，具有靠近第1圖之核心方 塊之掃描測試電路之電路圖； 、 第3圖顯示只有核心方塊5又计成可接受掃描測式方法 下，靠近第1圖之核心方塊之各輸入端之掃描測試電路之 電路圖； 第4圖顯示只有核心方塊設計成可接受掃描測試方法 下，靠近第1圖之核心方塊之各輸出端之掃描測試電路之 電路圖； 第5圖顯示裝置本發明實施例之包括一掃描測試電路 之一 1C(半導體）裝置之方塊圖；以及 第6圖顯示第5圖之該掃描測試電路之電路圖。 圖式標示說明： 110，150，510，540 :副邏輯電路單元 1 3 0，5 3 0 :核心方塊 213 ， 217 ， 315 ， 413 :多工器 215，313，415 ··正反器 520 : MUX 單元 531，539 ·核心邏輯電路單元 5 3 5 :掃描測試電路單元 5351 ， 5355 :MUX 單元

12730pif.ptd 第25頁 1226935 圖式簡單說明 5353 :正反器單元 C1IH 〜C1DN，C2D卜C2DN，CIM 〜CDN，FFO卜FFON，MDI， MDO，S1D，SL卜SLN，TDI，TDO :資料 S C L K :糸統時脈信號 Tl ，TM : MUX控制信號

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Claims (1)

1226935 六、申請專利範圍 種積體電路裝置，包括·· _核心方塊’接受動態模擬刹试及具有複數輸出蜂， 其中該核心方塊回應於輸入至該核心方塊之複數輸入埠之 該些輸出埠之輸出資料而產生該些璋之核心輸出資料； / 一一输入側副邏輯電路單元，接受動態模擬測試及耦合 至該核心方塊之該輸入埠，該輸入側副邏輯電路單元回應 於輸入矣該輸、入側副邏輯電路單元之資料而產生該些輸入 埠之副資料，以及 一多工器（M U X )單元，位於該核心方塊與該輸入側副

邏輯電路單元之間，回應於一MUX控制信號而選擇性提供 該副資料或該輸出資料至該核心方塊之該輸入埠。 2.如申請專利範圍第1項所述之積體電路裝置，更包 括一輸出侧副邏輯電路單元，接受動態模擬測試及耦合至 該核心方塊之該輸出埠，該輸出側副邏輯電路單元回應於 從該核心方塊輸出之該核心輸出資料而輸出最終輸出資 料。 3 ·如申請專利範圍第2項所述之積體電路裳置，其中 該MUX單元包括複數多工器，該些多工器相關於該核心方 塊之該些埠。

4· 一種積體電路裝置，包栝： 一核心方塊，具有複數輸入埠’複數輸出埠與一向量 輸入端，其中該核心方塊回應於該輸入埠之輸出資料而產 生核心内部資料，以及其中該核心方塊在掃描測試期間係 輸出該核心内部資料以及選擇性回應於該核心内部資料咬

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1226935 六、申請專利範圍 從該向量輸入端輸入之測試向量序列資料而產生核心輸出 資料； 一輸入侧副邏輯電路單元，接受動態模擬測試及輕合 至該核心方塊之該輸入埠，該輸入側副邏輯電路單元回鹿 於輸入至該輸入側副邏輯電路單元之資料而產生該些輪入 埠之副資料；以及 一多工器（MUX)單元，位於該核心方塊與該輪入側副 邏輯電路單元之間，回應於一MUX控制信號而選擇性提^ 該副資料或該輸出資料至該核心方塊之該輸入埠。 5 ·如申请專利範圍第4項所述之積體電路裝/置， 括一輸出側副邏輯電路單元，接受動態模擬測試及轉人^ 該核心方塊之該輸出埠，該輸出側副邏輯電路單-。合至 從該核心方塊輸出之該核心輸出資料而輸出最終輪:，於 料。 〗出為 6·如申請專利範圍第5項所述之積體電路裝 該核心方塊包括： 、夏’其中 一第一核心邏輯電路單元，產生該核心内部次 及 °賁料；以 一掃描測試電路單元，耦合至該第一核心 元與該向量輸入端，在掃描測試期間輸出該核心轉電路單 料，以及回應於該核心内部資科或該測試向^ =内部資 料而選擇性輸出相關於該輪出埠之資料。… 列輪入資 7 ·如申請專利範圍第6項所述之積體電路骏 該核心方塊包括一第二核心邏輯電路單·元，執，其中 "至該掃描

1226935 六、申請專利範圍 測试電路，回應於從該掃描測試電路 之該輸出資料而產生該核心輸出資料。70接…輪出璋 # p 8 ·如申明專利範圍第7項所述之積體電路裝置，JL中 该知描測試電路單亓白久於 八中 少一個正反器。 匕括對應各輸出埠之複數多工器與至 » θΛ·如申叫專利範圍第8項所述之積體電路裝置，直巾 試電路單元包括對應各輸出璋之兩個Λ器二 該掃：二申么專單利範，圍：7項積體電路裝置… 與至少一個正反器。 似夕工 11 ·如申請專利範圍第10項所述之積體電路裝置，1 中該掃描測試電路單元包括對應各輸出埠之一個多工琴盥 一個正反器。 ㈢夕斋興 1 2 ·如申清專利範圍第7項所述之積體 ，盆 該核心方塊具有—6曰认t 4丄 ^ Τ 押— ，向1輸出端，以及其中該掃描測試電路 單70在彳Τ描测試湘+ L ，月間序列輸出該核心内部資料至該向量輸 出。 1 3 · 一種測試_址㈣ 審向々適K主 積體電路裝置之方法，該積體電路裝 ^ 斤古、相關巨集方塊係架構成接受動態模擬測 試，該方法包括： 回應於從該巨隹 一 元之次料，在▲木方塊外部輸入至一苐一副邏輯電路單 ί ^貝，於入石忒巨集方塊之該第〆副邏輯電路單元產生副 資料以輸入至該卩隹+ ^ ^ 包集方塊之一核心方塊之複數輸入埠； 1 12730pif.ptd 第29頁 1226935 六、申請專利範圍 &供該副資料或該核心方塊之複數輸出璋之輸出資料 至一多工器（MUX)單元，該多工器單元耦合於該核心方塊 與該第一副邏輯電路單元之間，該多工器單元回應於一 MUX控制#號而選擇性提供該副資料或該輸出資料至該核 心方塊之該輸入埠；以及 從該MUX輸入至該核心方塊之輸入在該核心方塊處產 生該輸出埠之輸出資料。 1 4 · 一種測試一積體電路裝置之方法，該積體電路裝 置内之複數待測相關巨集方塊之一核心方塊係具有一向量 輸入端且架構成接受掃描測試，而其他相關巨集方塊係架 構成接受動態模擬測試，該方法包括： 回應於從該巨集方塊外部輸入至一第一副邏輯電，單 元之資料，在其他相關巨集方塊之該第一副邏輯電路單元 產生副資料以輸入至該核心方塊之複數輸入埠； ^ 提供該副資料或該核心方塊之複數輸出埠之輸出#/斗 至一多工器（MUX)單元，該多工器單元耦合於該核^ A 與該第一副邏輯電路單元之間，該多工器單元回您該核 MUX控制信號而選擇性提供該副資料或該輸出資科裏^ ^ 心方塊之該輸入埠； t如外 # Μ而在该 回應於輸入至該核心方塊之輸入埠之輸入育 核心方塊產生核心内部資料； 部資料； 在掃描測試期間從該核心方塊輸出該核心内"、

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六、申請專利範圍 向量序列輸入資料而在該核心方塊處選擇性產生該輸出璋 之核心輸出資料。 15· —種半導體裝置，包括： ^ 一第一副邏輯電路單元，設計成可接受一動態模擬測 試法且處理從外部接收之資料以產生各埠之副資料，· 一MUX單元，一MUX控制信號所控制且選擇性輸出各璋 之该副資料或各埠之核心輸出資料； ’

一核心方塊’設計成可接受该動態核擬测試法且處理 從該MUX單元接收之各埠之該輸出資料以產生各埠之該核 心輸出資料；以及 一第二副邏輯電路單元，設計成可接受該動態模擬測 試法且處理從該核心方塊接收之各埠之該核心輪出資料以 輸出最終輸出資料至外部。 16. —種半導體裝置，包括： 一苐一副邏輯電路早元’設計成可接受一動態模擬測 試法且處理從外部接收之資料以產生各埠之副資料； 一 M U X單元，一 M U X控制信號所控制且選擇性輸出各璋 之該副資料或各埠之核心輪出資料； 一核心方塊，處理從該MUX單元接收之各埠之該輸出 資料以產生核心内部資料以及利用一掃描測試法以輸出各 璋之該核心内部資料至外部’或選擇性處理各璋之該核心 内部資料或處理被當成一測試向量之各蟑之序列輸入資料 以產生各埠之該核心輸出資料；以及 一第二副邏輯電路單元，設計成可接受該動態模擬測

12730pif.ptd 第31頁 1226935 —一 六、申請專利範圍 試法且處理從該核心方塊接收之各埠之該核心輸出資料以 輪出最終輸出資料至外部。 1 7 ·如申請專利範圍第丨6項所述之半導體裝置，其中 該核心方塊包括： ^ 一第一核心邏輯電路單元，處理從該Μυχ單元接收之 各埠之該輸出資料以產生該核心内部資料； 上一掃描測試電路單元，利用該掃描測試法以輪出各埠 之^亥核心内部資料至外部，或者選擇性輸出各埠之該核心 内部身料或各埠之該序列輸入資料來當成該測試向量；以 及 ， 一 一第二核心邏輯電路單元，處理從該掃描測試電路單 疋接收之各埠之該輸出資料而產生各琿之該核心輪出資 料0 、 =a 1 8 ·如申請專利範圍第1 7項所述之半導體裝置，其中 該掃描測試電路單元包括對應各埠之兩個多工器與一個正 反器。 、 上* 1 9 ·如申請專利範圍第1 7項所述之半導體裝置，其中 忒知描測試電路單元包括對應各埠之一個多工器與一個正 反器。 、 20 · —種半導體裝置之測試方法，該半導體裝置内之 所有巨集方塊係設計成接受一動態模擬測試法，該測試方 法包括： 在包括於該巨集方塊内之一第一副方塊處理從外 收之資料以產生各埠之副資料； 。

12730pif.ptd 第32頁 1226935 、申請專利範園 仙在包括於該巨集方塊内且被一MUX控制信號所控制之 料 •處選擇性輸出各埠之該副資料或各埠之核心輪出資 % 在包括於該巨集方塊内之一核心方塊處理從該M U X接 收之►4^ 士碎之該輸出資料以產生各埠之該核心輸出資料；以 及 在包括於該巨集方塊内之一第二副方塊處理從該核心 塊接收之各埠之該核心輸出資料而輸出最終輸出資料裏 外部。

2 1 · 一種半導體裝置之測試方法，該半導體裝置内之 巨集方塊之_核心方塊係設計成接受一掃描測試法而該运 集方塊之其他方塊係設計成接受一動態模擬測試法，該測 試方法包括： 包括於該巨集方塊之該其他方塊内之一第一副方塊處 理從外部接收之資料以產生各埠之副資料； 包括於該巨集方塊之該其他方塊内且被一MUX控制信 號所控制之一Μυχ選擇性輸出各埠之該副資料或各埠之核 心輪出資料；

包括於該巨集方塊内之該核心方塊處理從該MUX接收 之各埠之該輸出資料以產生各埠之核心内部資料，或者選 擇性處理從各埠之該核心内部資料或處理從外部接收之當 成一測試向量之序列輸入資料以產生各埠之該核心輸出資 料；以及 包括於該巨集方塊之該其他方塊内之一第二副方塊處

12730pif.ptd 第33頁 1226935 六、申請專利範圍 理從該核心方塊接收之各埠之該核心輸出資料而輸出最終 輸出資料至外部。 2 2.如申請專利範圍第2 1項所述之測試方法，其中各 埠之該核心内部資料可由一掃描測試電路利用該掃描測試 法而輸出至該外部。 2 3.如申請專利範圍第22項所述之測試方法，其中該 掃描測試電路單元包括對應各埠之兩個多工器與一個正反 器。 2 4.如申請專利範圍第23項所述之測試方法，其中該 掃描測試電路單元包括對應各埠之一個多工器與一個正反 I 器。

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