CN106443408B - 实现单端口多功能复用的用于集成电路测试的电路结构 - Google Patents

Abstract

本发明涉及一种实现单端口多功能复用的用于集成电路测试的电路结构，包括端口转换模块，用于将端口在输入状态和输出状态之间转换，区别输入数据与输出数据，实现测试机与测试电路之间的数据交换，该端口转换模块分别与内部电路和所述的测试机连接；测试状态判断模块，用于根据输入信号判断电路是否进入测试状态，该测试状态判断模块分别与时钟数据分离模块、所述的端口转换模块和所述的内部电路连接；时钟数据分离模块，用于将输入数据分离为时钟信号和数据信号，并发送至所述的内部电路，该时钟数据分离模块分别与所述的端口转换模块和内部电路连接。采用该电路结构，仅需要一个现有端口即可实现集成电路的中测和成测，具有广泛的应用范围。

Description

实现单端口多功能复用的用于集成电路测试的电路结构

技术领域

本发明涉及集成电路技术领域，尤其涉及集成电路测试技术领域，具体是指一种实现单端口多功能复用的用于集成电路测试的电路结构。

背景技术

随着科技日新月异的进步，人们可以制造出规模庞大、结构负载、集成度很高的集成电路。他们拥有较大的芯片内核面积和较多的外围端口。芯片的内核电路，完成芯片的主要功能；而端口承担着电路内部电路与外围器件的沟通，通过铜丝或金丝等邦定丝与外部相连，二者缺一不可。但在一些的应用场合，系统设计人员对集成电路功能的要求并不很高，甚至有些单一，此时芯片内核电路的规模相对较小，集成度较低。随着电路设计工艺的进步，完成同样的功能，器件所需要的面积越来越小，但电路的端口由于封装技术的相对滞后，所占用的面积变化不大。在一些有大电流流过的端口，需要采用较大直径的邦定丝，端口的版图面积甚至更大。相对于日益缩小的内部电路面积，端口所占用的面积在整个电路中的比重日渐增大，减小电路端口的个数，成为版图工程师缩小电路面积，减小电路成本的一种较为现实可靠的方法。在保持电路封装及端口数量不变的情况下，只有减少测试端口的数量，才是一种直接有效的方法。

在整个集成电路设计流程中，电路的测试是一项非常重要的步骤，在电路走向市场之前，需要对电路的各项参数进行全面准确的测试。为此，电路设计工程师需要在电路中增加测试模块，同时通过测试端口引导电路进入测试态，并通过端口读出测试的数据。

一般来讲，传统的电路的测试分为中测和成测两个部分。电路的中测是电路在划片之前的圆片上进行的测试，需要用探针接触电路的端口，与电路进行欧姆连接；而成测时电路在封装完成后进行的测试，通过适配插座连接电路及外围器件进行测试。测试工程师需要在中测时增加探针卡中探针的数量，对应于测试端口，判断电路的性能，在成测时也需要增加测试通道，这无疑增加了电路的生产成本和测试成本。测试时，电路的连接通过探针或适配插座与电路连接的现状，导致测试通路上寄生的电阻电容及电感参数、测试时的电磁干扰环境等，与电路真实的工作环境差异较大，一些交流特性、高频或大电流应用性能等参数无法真实测试出来，影响测试人员对电路实际性能的判断，进而无法保证电路实际工作性能。

在现阶段，减小电路测试所需端口的方法主要有：

1、多端口复用技术：

该技术通过端口的复用，使多个端口在测试态下和正常工作状态下，存在不同的功能。在电路结构上，通过增加一个端口，在该端口上加不同的电位，通过简单的逻辑电平判断，引导电路进入不同的工作状态，复用其他可用的端口作为测试程序的输入输出端口，从而在测试态时，输出电路的测试信息。

2、单端口脉冲判断复用技术：

该技术复用原电路中的一个端口，通过在该端口上加入高于电源电压(或低于地电压)的脉冲信号，通过判断脉冲信号的个数，使电路进入不同的测试程序。该技术内部通过一个模拟比较器，判断端口的电平，如果端口上的电平略高于电源电压，则认为是高电平，如果略低于电源电压，则认为是低电平。通过从该端口输入的电平，转换成幅值为电源到地的脉冲信号，随后通过对脉冲个数的判断，打开不同的数据选择器，选择端口输出不同的测试信号。该方法与前者的区别时，仅从一个端口输入测试指令及测试脉冲，复用其他端口作为输出，不增加新的端口。

在方法1中，电路设计需要增加一个额外的端口，该端口仅仅完成电路进入测试模式的功能，在电路实际应用时没有作用，这对于端口面积占整个电路面积比重较大的电路来讲，这无疑是一种浪费。

在方法2中，虽然借用了一个端口，没有增加额外的端口，但是该技术复用了其他端口，电路的成品测试只能在测试机上完成。当电路被焊接在应用电路上时，电路外围加入了寄生参数、电磁干扰及实际使用的环境散热条件等真实的参数，这些外围的环境对电路的影响，该方式无法测试到。该方法通过对借用的端口电平的判断产生测试脉冲，电路原理较为简单，当端口上产生干扰的电压信号时，由于电路仅仅对时钟信号计数译码，因此电路容易误判，从而进入测试态，影响电路实际使用时的功能。同时，由于该电路中增加了一路模拟比较器，该比较器在电路中处于工作状态时，消耗了电路的电流，不能应用于对静态电流要求较高的场合中。因此，该方法测试通过的电路，在实际应用板上不一定能通过，该方法在测试时仅仅输出内部电路的状态，不能通过输入测试指令的方法进行交互的测试，因此仅能测试一些功能简单，对受外部环境影响较小的低频电路，适用电路范围较窄。

发明内容

本发明的目的是克服了上述现有技术的缺点，提供了一种能够实现仅需要一个现有端口即可完成集成电路的中侧和成测的实现单端口多功能复用的用于集成电路测试的电路结构。

为了实现上述目的，本发明具有如下构成：

该实现单端口多功能复用的用于集成电路测试的电路结构，包括：

端口转换模块，用于将端口在输入状态和输出状态之间转换，区别输入数据与输出数据，实现测试机与测试电路之间的数据交换，该端口转换模块分别与内部电路和所述的测试机连接；

测试状态判断模块，用于根据输入信号判断电路是否进入测试状态，该测试状态判断模块分别与时钟数据分离模块、所述的端口转换模块和所述的内部电路连接；

时钟数据分离模块，用于将输入数据分离为时钟信号和数据信号，并发送至所述的内部电路，该时钟数据分离模块分别与所述的端口转换模块和内部电路连接。

较佳地，所述的端口转换模块包括第一电阻、第二电阻和第一NMOS管，所述的第一电阻的第一端与所述的测试机的第一端连接，所述的第一电阻的第二端分别与集成电路的端口连接和测试机的第二端，所述的第二电阻的第一端与所述的端口连接，所述的第二电阻的第二端与所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极与所述的内部电路的输出端连接，所述的第一NMOS管的源极接地。

较佳地，所述的测试状态判断包括第一缓冲器、第二缓冲器、第一延迟单元、第一与门、第二与门、第一或门、第二或门、第三或门、第一与非门、第二与非门、第三与非门、第一D触发器、反相器、NPN型三极管、第三电阻和第四电阻，所述的第一缓冲器的输入端分别与端口输入信号端、第四电阻的第二端和第二或门的第二输入端连接，所述的第一缓冲器的输出端分别与所述的第一与门的第二输入端和所述的第一D触发器的D端连接，所述的第一与门的第一输入端分别与测试态标志信号端、所述的第二缓冲器的输出端和所述的第三或门的第一输入端连接，所述的第一与门的第三输入端分别与上电复位信号端、所述的第一延迟单元的输入端、所述的第一D触发器的复位端、所述的第一或门第二输入端和所述的第二与非门的第一输入端连接，所述的第一延迟单元的输出端与所述的第一D触发器的CP端连接，所述的第一与门的输出端与所述的第一或门的第一输入端连接，所述的第一或门的输出端与所述的第一与非门的第一输入端连接，所述的第一与非门的第二输入端分别与所述的第三与非门的输出端和第二缓冲器的输入端，所述的第一与非门的输出端与所述的第三与非门的第一输入端连接，所述的第三或门的输出端与电路实际使能信号端连接，所述的第三或门的第二输入端与所述的第二或门的输出端连接，所述的第二或门的第一输入端分别与所述的第二与门的输出端和第二与非门的第二输入端连接，所述的第二与非门的输出端与所述的第三与非门的第二输入端连接，所述的第二与门的第一输入端与所述的第一D触发器的Q非端连接，所述的第二与门的第而输入端与所述的反相器的输出端连接，所述的反相器的输入端分别与所述的第三电阻的第二端和所述的NPN型三极管的集电极连接，所述的NPN型三极管的基极接地，所述的NPN型三极管的发射极与所述的第四电阻的第一端连接，所述的第三电阻的第一端接于VDD。

较佳地，所述的时钟数据分离模块包括第一施密特触发器、第二施密特触发器、第二延迟单元、第二D触发器和第三D触发器，所述的第一施密特触发器的输入端分别与所述的端口和所述的第二施密特触发器的输入端连接，所述的第二施密特触发器的输出端分别与所述的第二延迟单元的输入端、第三D触发器的CP端和时钟信号输出端连接，所述的第二D触发器的置位端与所述的第一施密特触发器的输出端连接，所述的第二D触发器的D端接地，所述的第二D触发器的CP端与所述的第二延迟单元的输出端连接，所述的第二D触发器的Q端与所述的第三D触发器的D端连接，所述的第三D触发器的Q端与数据信号输出端连接。

较佳地，所述的第一施密特触发器和第二施密特触发器均包括第一PMOS管、第二PMOS管、第三PMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第二反相器，所述的第二NMOS管的漏极分别与VDD、所述的第二NMOS管的衬底和所述的第一PMOS管的衬底连接，所述的第二PMOS管的栅极分别与所述的第一PMOS管的栅极、所述的第三PMOS管的栅极、所述的第二NMOS管的栅极和施密特输入端连接，所述的第二PMOS管的源极与所述的第一PMOS管的漏极连接，所述的第一PMOS管的源极分别与所述的第三NMOS管的漏极连接、所述的第二反相器的输入端、所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的衬底分别与所述的第二NMOS管的衬底和源极连接并接地，所述的第三NMOS管的源极分别与所述的第二NMOS管的漏极和所述的第四NMOS管源极连接，所述的第三PMOS管的衬底和第四NMOS管的漏极均接VDD，所述的第三PMOS管的漏极和第四NMOS管的衬底均接地，所述的第二反相器的第二端与施密特输出端连接。

采用了该发明中的实现单端口多功能复用的用于集成电路测试的电路结构，采用仅一个现有的端口完成电路的测试，一方面避免了增加新的端口带来的成本浪费，另一方面，测试过程中仅使用施密特触发器判断电平，仅借用一个端口完成时钟及数据的输入，测试电路连接简单但功能强大，且不影响其他端口的设计和使用；不增加额外的电平判断电路，避免了额外的电流消耗，在电路正常工作时，不增加静态电流消耗，可以应用于采用电池供电的系统中，提高电池的待机时间；被电路可以直接焊接到应用板上后进行测试，此时电路完全处于应用环境中，一些对外围PCB走线引起的寄生参数、电磁干扰等真实应用场合比较敏感电路参数，本测试方法完全可以覆盖到；当电路焊接于电路板上处于实际工作环境时，仍然可以测试实际电路的真实参数及性能，不受其他端口状态的限制，由于测试环境中包含了实际应用时外围环境对电路性能的影响，从而能够真实测试电路的工作性能，保证电路可以应用于对电路要求较高的场合，提高电路的品质；电路结构简单，在应用时仅需增加一个电阻即可实现，经过实际电路验证，测试数据真实可靠。

附图说明

图1为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的结构示意图。

图2为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的端口转换模块的结构示意图。

图3为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的测试状态判断模块的电路图。

图4为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的测试状态判断模块的工作波形图。

图5为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的时钟数据分离模块电路图。

图6为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的施密特触发器的电路图。

图7为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的施密特触发器的工作波形图。

图8为本发明的实现单端口多功能复用的用于集成电路测试的电路结构的工作波形图。

具体实施方式

为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。

在一种可行的实施方式中，该实现单端口多功能复用的用于集成电路测试的电路结构，包括：

端口转换模块，用于将端口在输入状态和输出状态之间转换，区别输入数据与输出数据，实现测试机与测试电路之间的数据交换，该端口转换模块分别与内部电路和所述的测试机连接；

测试状态判断模块，用于根据输入信号判断电路是否进入测试状态，该测试状态判断模块分别与时钟数据分离模块、所述的端口转换模块和所述的内部电路连接；

时钟数据分离模块，用于将输入数据分离为时钟信号和数据信号，并发送至所述的内部电路，该时钟数据分离模块分别与所述的端口转换模块和内部电路连接。

在一种较佳的实施方式中，所述的端口转换模块包括第一电阻、第二电阻和第一NMOS管，所述的第一电阻的第一端与所述的测试机的第一端连接，所述的第一电阻的第二端分别与集成电路的端口连接和测试机的第二端，所述的第二电阻的第一端与所述的端口连接，所述的第二电阻的第二端与所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极与所述的内部电路的输出端连接，所述的第一NMOS管的源极接地。

在一种较佳的实施方式中，所述的测试状态判断包括第一缓冲器、第二缓冲器、第一延迟单元、第一与门、第二与门、第一或门、第二或门、第三或门、第一与非门、第二与非门、第三与非门、第一D触发器、反相器、NPN型三极管、第三电阻和第四电阻，所述的第一缓冲器的输入端分别与端口输入信号端、第四电阻的第二端和第二或门的第二输入端连接，所述的第一缓冲器的输出端分别与所述的第一与门的第二输入端和所述的第一D触发器的D端连接，所述的第一与门的第一输入端分别与测试态标志信号端、所述的第二缓冲器的输出端和所述的第三或门的第一输入端连接，所述的第一与门的第三输入端分别与上电复位信号端、所述的第一延迟单元的输入端、所述的第一D触发器的复位端、所述的第一或门第二输入端和所述的第二与非门的第一输入端连接，所述的第一延迟单元的输出端与所述的第一D触发器的CP端连接，所述的第一与门的输出端与所述的第一或门的第一输入端连接，所述的第一或门的输出端与所述的第一与非门的第一输入端连接，所述的第一与非门的第二输入端分别与所述的第三与非门的输出端和第二缓冲器的输入端，所述的第一与非门的输出端与所述的第三与非门的第一输入端连接，所述的第三或门的输出端与电路实际使能信号端连接，所述的第三或门的第二输入端与所述的第二或门的输出端连接，所述的第二或门的第一输入端分别与所述的第二与门的输出端和第二与非门的第二输入端连接，所述的第二与非门的输出端与所述的第三与非门的第二输入端连接，所述的第二与门的第一输入端与所述的第一D触发器的Q非端连接，所述的第二与门的第而输入端与所述的反相器的输出端连接，所述的反相器的输入端分别与所述的第三电阻的第二端和所述的NPN型三极管的集电极连接，所述的NPN型三极管的基极接地，所述的NPN型三极管的发射极与所述的第四电阻的第一端连接，所述的第三电阻的第一端接于VDD。

在一种较佳的实施方式中，所述的时钟数据分离模块包括第一施密特触发器、第二施密特触发器、第二延迟单元、第二D触发器和第三D触发器，所述的第一施密特触发器的输入端分别与所述的端口和所述的第二施密特触发器的输入端连接，所述的第二施密特触发器的输出端分别与所述的第二延迟单元的输入端、第三D触发器的CP端和时钟信号输出端连接，所述的第二D触发器的置位端与所述的第一施密特触发器的输出端连接，所述的第二D触发器的D端接地，所述的第二D触发器的CP端与所述的第二延迟单元的输出端连接，所述的第二D触发器的Q端与所述的第三D触发器的D端连接，所述的第三D触发器的Q端与数据信号输出端连接。

在一种较佳的实施方式中，所述的第一施密特触发器和第二施密特触发器均包括第一PMOS管、第二PMOS管、第三PMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第二反相器，所述的第二NMOS管的漏极分别与VDD、所述的第二NMOS管的衬底和所述的第一PMOS管的衬底连接，所述的第二PMOS管的栅极分别与所述的第一PMOS管的栅极、所述的第三PMOS管的栅极、所述的第二NMOS管的栅极和施密特输入端连接，所述的第二PMOS管的源极与所述的第一PMOS管的漏极连接，所述的第一PMOS管的源极分别与所述的第三NMOS管的漏极连接、所述的第二反相器的输入端、所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的衬底分别与所述的第二NMOS管的衬底和源极连接并接地，所述的第三NMOS管的源极分别与所述的第二NMOS管的漏极和所述的第四NMOS管源极连接，所述的第三PMOS管的衬底和第四NMOS管的漏极均接VDD，所述的第三PMOS管的漏极和第四NMOS管的衬底均接地，所述的第二反相器的第二端与施密特输出端连接。

针对现有测试方案中复用端口时存在现状，本发明提出解决方案的结构如图1所示，虚线框中部分为本发明的模块，由端口转换模块、测试态判断模块、时钟数据分离模块组成。其中，端口转换模块除包含原有的功能外，增加一个可控的下拉电阻，用于区别输入输出数据；测试态判断模块能根据输入信号的不同电位，判断电路是否进入测试态；时钟数据分离模块用于从测试机输入的时序中，分离出时钟及数据信号，作为后续电路的时钟及指令，该指令经过指令译码处理后，输出测试数据至端口转换模块，由测试机读取并判断输出的结果。本发明描述中以电路中普遍存在的EN使能端口为例进行说明，正常使用状态下，当EN为高电平时，电路正常工作；否则电路进入关闭状态。其他类似功能的端口同样适用于本发明，在此不一一赘述。本发明涉及各模块结构及功能说明如下：

1、端口转换模块：

端口转换模块内部结构如图2虚线框中所示，虚线框外为实际测试时与测试机的连接方法为，测试机输出电压VA，经过一个电阻R1后得到电压为VB，接到芯片引脚上，电路内部增加一个电阻R2及一个NMOS管N1，输出数据接到N1的栅极。当输出数据为低电平时，N1关闭，此时芯片引脚VB＝VA，不影响管脚原有的输入功能；当输出数据为高电平时，N1导通，此时VB电压由下面的公式得到：

其中，VDS为N1漏极与源极之间的电压，考虑到输出数据为数字信号，幅值可达到VDD电压，VDS电压可忽略不计。

设置R1与R2至合适的量级，测试机通过测量VB与VA的电压差，即可判断此时电路输出的数据。为防止对电路端口的影响，在电路正常工作时，输出数据为低电平，N1关闭，EN端口到地的通路断开，VB电压不受影响；当电路处于测试态输出时，VB电压降低，为避免时钟判断电路丢失时钟，VB电平设置为高于下文所述的Vtrp2+电压，保证时钟的连续性。在电路正常工作时，输出数据为低电平，直接关断N1，对EN端口不产生影响，从图2可以看出，电路与测试机的连接仅需一根信号线和一根地线，连接方式非常简单。

2、测试态判断模块：

本发明为了引导电路进入测试态，通过测试机在复用端口上加一个负电压，随后给电路的电源上电，利用电路本身具有的上电复位信号pwron，使电路进入测试态。

电路的实现方式如图3所示，图3中I1、I10为缓冲器，I5为延迟单元，I2、I7为与门，I3、I12、I13为或门，I4、I8、I9为与非门，I6为带复位端CLR的D触发器，I11为反相器，Q0为NPN型三极管，R3、R4为电阻。EN为端口输入信号，pwron为电路上电复位信号，Y为电路实际使能信号。

电路原理为：在上电复位之前，EN端口加合适的负电压，导致Q0的VBE大于三极管的导通电压，Q0导通，I11输入端为低电平，输出高电平，此时由于触发器I6的存在，在上电复位期间，pwron为低电平时，I16复位，QN端输出高电平；上电复位结束后，EN认为是低电平，QN端保持为高电平，I7始终输出高电平。一方面，I7使Y输出高电平；另一方面，上电复位结束后，pwron为高电平，所以I8输出低电平，I4及I9构成的RS触发器处于置位状态，TEST输出高电平，此时EN端的电平变化不对Y和TEST产生影响。而当电路正常工作时，EN端的电平变化为0至VDD电压，三极管Q0始终处于关闭状态，I11由于R3的上拉作用而输出低电平，经过分析可知，TEST一直为低电平，不能进入测试态，而Y与EN电位相同。

从以上分析可以看出：当EN端口接负电压时，在上电复位后，Y端能输出高电平，相当于EN为高电平，打开电路工作状态，同时TEST输出高电平，标志电路进入测试态；而正常工作时，电路不能进入测试态。在进入测试态后，电路脱离了EN的控制，始终处于高电平使能状态，同时测试电路也处于使能状态，可以在不影响电路正常工作的条件下同时进行电路的测试，上述各关键点在进入测试态时的相关波形如图4所示。

3、时钟数据分离模块：

本模块用于从EN端口分离出时钟和数据信号，提供给后续的指令译码器使用，完成测试功能。电路实现方式如图5所示。

在图5中，I1、I2为施密特触发器，I3为延迟单元，I4为带置位端SET的D触发器，I5为D触发器，EN为电路端口，DAT为输出数据信号，CLK为输出时钟信号。

EN输入端接两个施密特触发器I1和I2，I1输出端接D触法器I4的SET端，I2的输出为CLK信号，经过延迟单元I3后接I4的时钟端，同时直接接到I5的时钟端，I4的输出端Q接I5的D端，I5的Q端为DAT输出端。

本模块的主要功能通过施密特触发器I1和I2实现。施密特触发器的内部电路如图6所示。

其中M4、M5、M6为PMOS器件，M1、M2、M3为NMOS器件，IN端为输入端，OUT端为输出端。其输入输出特性和传输特性如图7所示，其中，Vtrp+为施密特触发器上升沿的触发电平，Vtrp-为下降沿的触发电平。假定所有NMOS的开启电压为Vtn，PMOS管的开启电压为Vtp，那么这两个触发电平的计算公式如下：

其中，K1～K6为与MOS管M1～M6对应的K系数。K被定义为与MOS器件工艺相关的一个系数，其计算公式如下：

在工艺固定的情况下，μo及Cox为固定参数，调整MOS管的W(宽)与L(长)值，可以得到所需要的触发电平。

在本发明中，施密特触发器I1和I2被设置成具有不同触发电平的电路。其中I1的上升沿触发电平为Vtrp1+，I1的下降沿触发电平为Vtrp1-，I2的上升沿触发电平为Vtrp2+，I2的下降沿触发电平为Vtrp2-，且这四个电平之间的大小关系为：Vtrp1+>Vtrp1->Vtrp2+>Vtrp2-。从电路分析可以看出：当EN脉冲高电平电压介于Vtrp2+和Vtrp1+之间，低电平电压为地时，I1始终输出低电平，I2输出脉冲信号；当EN脉冲高电平电压高于Vtrp1+，低电平为地时，I1和I2同时输出脉冲信号。在本发明中，I1输出的信号作为数据，而I2输出的信号作为时钟。时钟信号输出至后续的指令译码单元，而数据经过I4及I5两级触发器，并经过时钟同步后，作为数据信号输出至内部指令译码单元。模块中各关键点的波形如图8所示。

当EN输入如图8所示的波形时，如果EN脉冲高电平低于Vtrp1-时，该脉冲表示的EN包含的数据为“0”；如果EN脉冲高电平高于Vtrp1+时，该脉冲表示EN包含的数据为“1”，最后，数据由DAT端输出。同时，只要EN脉冲的高电平高于Vtrp2+，就可以得到同步时钟信号。dat1下降沿相对于dat0的延迟由电路图中延迟单元产生。

由以上分析可知，只要EN脉冲的高电平采用不同的电位，就可以同时包含时钟及数据信息，本模块就可以分离出时钟和数据信号，数据在时钟信号的下降沿跳变。

综上所述，当采用本发明所示的结构时，外围只需要增加一个电阻，通过测试机提供高低电平不同的电压值，就可以同时从EN端口同时输入时钟及数据信息，用于电路各模块测试；当测试数据需要输出时，对于串行数据信息，测试机只要输入时钟信号，同时判断EN端口的电平，就可以读出测试数据，而当状态或其他有规律的信号输出时，测试机只需保持固定的VDD电平值，读取EN端口波形信息即可。

本发明的实现单端口多功能复用的用于集成电路测试的电路结构的技术方案中，其中所包括的各个功能设备和模块装置均能够对应于实际的具体硬件电路结构，因此这些模块和单元仅利用硬件电路结构就可以实现，不需要辅助以特定的控制软件即可以自动实现相应功能。

采用了该发明中的实现单端口多功能复用的用于集成电路测试的电路结构，采用仅一个现有的端口完成电路的测试，一方面避免了增加新的端口带来的成本浪费，另一方面，测试过程中仅使用施密特触发器判断电平，仅借用一个端口完成时钟及数据的输入，测试电路连接简单但功能强大，且不影响其他端口的设计和使用；不增加额外的电平判断电路，避免了额外的电流消耗，在电路正常工作时，不增加静态电流消耗，可以应用于采用电池供电的系统中，提高电池的待机时间；被电路可以直接焊接到应用板上后进行测试，此时电路完全处于应用环境中，一些对外围PCB走线引起的寄生参数、电磁干扰等真实应用场合比较敏感电路参数，本测试方法完全可以覆盖到；当电路焊接于电路板上处于实际工作环境时，仍然可以测试实际电路的真实参数及性能，不受其他端口状态的限制，由于测试环境中包含了实际应用时外围环境对电路性能的影响，从而能够真实测试电路的工作性能，保证电路可以应用于对电路要求较高的场合，提高电路的品质；电路结构简单，在应用时仅需增加一个电阻即可实现，经过实际电路验证，测试数据真实可靠。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (5)

1.一种实现单端口多功能复用的用于集成电路测试的电路结构，其特征在于，所述的电路结构包括：

端口转换模块，用于将端口在输入状态和输出状态之间转换，区别输入数据与输出数据，实现测试机与测试电路之间的数据交换，该端口转换模块分别与内部电路和所述的测试机连接；

测试状态判断模块，用于根据输入信号判断电路是否进入测试状态，该测试状态判断模块分别与时钟数据分离模块、所述的端口转换模块和所述的内部电路连接；

时钟数据分离模块，用于将输入数据分离为时钟信号和数据信号，并发送至所述的内部电路，该时钟数据分离模块分别与所述的端口转换模块和内部电路连接。

2.根据权利要求1所述的实现单端口多功能复用的用于集成电路测试的电路结构，其特征在于，所述的端口转换模块包括第一电阻、第二电阻和第一NMOS管，所述的第一电阻的第一端与所述的测试机的第一端连接，所述的第一电阻的第二端分别与集成电路的端口连接和测试机的第二端，所述的第二电阻的第一端与所述的端口连接，所述的第二电阻的第二端与所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极与所述的内部电路的输出端连接，所述的第一NMOS管的源极接地。

3.根据权利要求1所述的实现单端口多功能复用的用于集成电路测试的电路结构，其特征在于，所述的测试状态判断模块包括第一缓冲器、第二缓冲器、第一延迟单元、第一与门、第二与门、第一或门、第二或门、第三或门、第一与非门、第二与非门、第三与非门、第一D触发器、反相器、NPN型三极管、第三电阻和第四电阻，所述的第一缓冲器的输入端分别与端口输入信号端、第四电阻的第二端和第二或门的第二输入端连接，所述的第一缓冲器的输出端分别与所述的第一与门的第二输入端和所述的第一D触发器的D端连接，所述的第一与门的第一输入端分别与测试态标志信号端、所述的第二缓冲器的输出端和所述的第三或门的第一输入端连接，所述的第一与门的第三输入端分别与上电复位信号端、所述的第一延迟单元的输入端、所述的第一D触发器的复位端、所述的第一或门第二输入端和所述的第二与非门的第一输入端连接，所述的第一延迟单元的输出端与所述的第一D触发器的CP端连接，所述的第一与门的输出端与所述的第一或门的第一输入端连接，所述的第一或门的输出端与所述的第一与非门的第一输入端连接，所述的第一与非门的第二输入端分别与所述的第三与非门的输出端和第二缓冲器的输入端，所述的第一与非门的输出端与所述的第三与非门的第一输入端连接，所述的第三或门的输出端与电路实际使能信号端连接，所述的第三或门的第二输入端与所述的第二或门的输出端连接，所述的第二或门的第一输入端分别与所述的第二与门的输出端和第二与非门的第二输入端连接，所述的第二与非门的输出端与所述的第三与非门的第二输入端连接，所述的第二与门的第一输入端与所述的第一D触发器的Q非端连接，所述的第二与门的第而输入端与所述的反相器的输出端连接，所述的反相器的输入端分别与所述的第三电阻的第二端和所述的NPN型三极管的集电极连接，所述的NPN型三极管的基极接地，所述的NPN型三极管的发射极与所述的第四电阻的第一端连接，所述的第三电阻的第一端接于VDD。

4.根据权利要求1所述的实现单端口多功能复用的用于集成电路测试的电路结构，其特征在于，所述的时钟数据分离模块包括第一施密特触发器、第二施密特触发器、第二延迟单元、第二D触发器和第三D触发器，所述的第一施密特触发器的输入端分别与所述的端口和所述的第二施密特触发器的输入端连接，所述的第二施密特触发器的输出端分别与所述的第二延迟单元的输入端、第三D触发器的CP端和时钟信号输出端连接，所述的第二D触发器的置位端与所述的第一施密特触发器的输出端连接，所述的第二D触发器的D端接地，所述的第二D触发器的CP端与所述的第二延迟单元的输出端连接，所述的第二D触发器的Q端与所述的第三D触发器的D端连接，所述的第三D触发器的Q端与数据信号输出端连接。

5.根据权利要求4所述的实现单端口多功能复用的用于集成电路测试的电路结构，其特征在于，所述的第一施密特触发器和第二施密特触发器均包括第一PMOS管、第二PMOS管、第三PMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第二反相器，所述的第二NMOS管的漏极分别与VDD、所述的第二NMOS管的衬底和所述的第一PMOS管的衬底连接，所述的第二PMOS管的栅极分别与所述的第一PMOS管的栅极、所述的第三PMOS管的栅极、所述的第二NMOS管的栅极和施密特输入端连接，所述的第二PMOS管的源极与所述的第一PMOS管的漏极连接，所述的第一PMOS管的源极分别与所述的第三NMOS管的漏极连接、所述的第二反相器的输入端、所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的衬底分别与所述的第二NMOS管的衬底和源极连接并接地，所述的第三NMOS管的源极分别与所述的第二NMOS管的漏极和所述的第四NMOS管源极连接，所述的第三PMOS管的衬底和第四NMOS管的漏极均接VDD，所述的第三PMOS管的漏极和第四NMOS管的衬底均接地，所述的第二反相器的第二端与施密特输出端连接。