CN117349209B - 一种防漏电的带测试功能的i/o接口电路 - Google Patents
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Abstract
本发明公开了一种防漏电的带测试功能的I/O接口电路，每个待检测信号通路的输出端均与传输门阵列连接，传输门阵列的开关均通过配置第一I2C寄存器控制，传输门阵列的输出端、上拉模块的输出端均与Levelshift电路的输入端连接，Levelshift电路的输出端与I/O电路中测试I/O电路的测试点TEST_PROBE连接，I/O电路中测试I/O电路的输出端与传统I/O电路的输入端、ESD模块连接，ESD模块还与I/O接口连接；所述测试I/O电路、传统I/O电路的开关均通过配置第二I2C寄存器控制。该I/O接口电路既可实现数据传输，又可进行数据监测，同时解决漏电、Latch‑up效应问题。
Description
技术领域
本发明属于信号传输技术领域，具体地，涉及一种防漏电的带测试功能的I/O接口电路。
背景技术
I/O接口是计算机系统中连接CPU和外围设备，用于数据和信息交换的关键通道。它通过系统总线将CPU和I/O电路与外围设备互连，实现数据传输、信息交换和控制功能，此外，I/O接口还可以实现对待测信号的检测功能。在关键信号路径上设置观测点，将待测信号通过I/O接口引脚引出，再连接到测试仪器或监测设备，可以对待测信号的电平、波形、时序等参数进行实时的监测、测量和分析。
在通过I/O接口引出待测信号的方法中，有两种常见的方式。一是通过增加额外的I/O接口来引出待测信号，这样会增加芯片的引脚数量、增加了面积和成本；二是利用I/O接口的双向传输特性，将I/O接口同时用作外部信号的输入端和内部待测信号的输出端，当I/O接口作为输入I/O接口，即测试点TEST_PROBE不传输待测信号时，如果外部输入I/O信号为高电平1.8V，且不对测试点进行适当处理，测试点悬空为[0,1.2V]，则很容易使I/O电路中开关管的寄生NPN三极管开启，导致漏电或者Latch-up效应，进而损坏芯片。
综上所述，需要一种对空闲信号稳定可靠的处理方式来解决I/O接口双向传输过程中出现的漏电、Latch-up效应等问题。
发明内容
针对现有技术中存在的问题，本发明提供了一种防漏电且带测试功能的I/O接口电路，在不增加芯片额外I/O接口的情况下，引出内部待测信号，用以检测芯片的功能，同时能够解决漏电、Latch-up效应等问题。
为解决上述技术问题，本发明所采用的技术方案是：一种防漏电的带测试功能的I/O接口电路，包括：待检测信号通路、传输门阵列、上拉模块、Levelshift电路、I/O电路、ESD模块和I/O接口，每个待检测信号通路的输出端均与传输门阵列连接，所述传输门阵列的开关均通过配置第一I2C寄存器控制，所述传输门阵列的输出端、上拉模块的输出端均与Levelshift电路的输入端连接，所述Levelshift电路的输出端与I/O电路中测试I/O电路的测试点TEST_PROBE连接，所述I/O电路中测试I/O电路的输出端与传统I/O电路的输入端、ESD模块连接，所述ESD模块还与I/O接口连接；所述测试I/O电路、传统I/O电路的开关均通过配置第二I2C寄存器控制；
当I/O接口作为输出接口时，上拉模块关闭，通过配置第一I2C寄存器的有效地址控制传输门阵列中某一个传输门的开启，实现对应待检测信号通路的开启，并通过配置第二I2C寄存器开启测试I/O电路、关闭传统I/O电路，将待检测信号依次通过传输门阵列、Levelshift电路、测试I/O电路，传输到I/O接口上，实现对待检测信号的输出监测；
当I/O接口作为输入接口时，通过配置第一I2C寄存器关闭传输门阵列，通过配置第二I2C寄存器关闭测试I/O电路、开启传统I/O电路，开启上拉模块，通过上拉模块和Levelshift电路将TEST_PROBE信号拉到高电平，外部信号通过I/O接口输入到传统I/O电路中，传统I/O电路将外部信号作为VOUT输出，实现传输外部输入信号的功能。
进一步地，所述传输门阵列由多个传输门并联组成，每个传输门的输入端均与一个待检测信号通路的输出端对应连接。
进一步地，每个传输门均由第一NMOS管和第一PMOS管组成，所述第一NMOS管的S极与第一PMOS管的S极连接，所述第一NMOS管的D极与第一PMOS管的D极连接，所述第一NMOS管的G极、第一PMOS管的G极均与第一I2C寄存器连接，所述第一I2C寄存器控制第一NMOS管、第一PMOS管的开关。
进一步地，所述第一NMOS管的D极与第一PMOS管的D极均与一路待检测信号通路的输出端对应连接，所述第一NMOS管的S极、第一PMOS管的S极均与Levelshift电路的输入端连接。
进一步地，所述Levelshift电路包含：第一反相器INV1、第二反相器INV2、第三反相器INV3、第二NMOS管E、第三NMOS管F、第二PMOS管G、第三PMOS管H，所述第一反相器INV1、第二反相器INV2的电源均连接VDDL，所述第一反相器INV1的输出端分别与第二NMOS管E的G极、第二反相器INV2的输入端连接，所述第二反相器INV2的输出端与第三NMOS管F的G极连接，所述第二NMOS管E的S极、第三NMOS管F的S极均接地，所述第二NMOS管E的D极分别与第二PMOS管G的D极、第三PMOS管H的G极连接，所述第三NMOS管F的D极分别与第三PMOS管H的D极、第二PMOS管G的G极连接，所述第二PMOS管G和第三PMOS管H的S极均与电源VDD连接，所述第三PMOS管H的D极、第三NMOS管F的D极均与第三反相器INV3的输入端连接，所述第三反相器INV3的电源连接VDD，所述反相器INV3的输出端与I/O电路的测试点TEST_PROBE连接。
进一步地，所述第一反相器INV1的输入端分别与传输门阵列中第一NMOS管的S极、第一PMOS管的S极、上拉模块的输出端连接。
进一步地，所述上拉模块为PMOS管、电流源、电阻或二极管。
进一步地，所述I/O电路中测试I/O电路为第四NMOS管B，所述第四NMOS管B产生寄生NPN晶体管，所述第四NMOS管B的D极分别与I/O电路的测试点TEST_PROBE连接，所述第四NMOS管B的S极分别与第四NMOS管B的衬底、ESD模块、传统I/O电路的输入端连接，所述第四NMOS管B的G极与控制信号EN连接，所述控制信号EN由第二I2C寄存器控制。
进一步地，所述I/O电路中传统I/O电路包括：第五NMOS管C、施密特触发器、驱动电路，所述第五NMOS管C的G极与控制信号ENB连接，所述第五NMOS管C的D极分别与ESD模块、第四NMOS管B的S极、第四NMOS管B的衬底连接，所述第五NMOS管C的S极分别与第五NMOS管C的衬底、施密特触发器的输入端连接，所述施密特触发器的输出端与驱动电路的输入端连接，所述驱动电路的输出端作为I/O电路的VOUT输出；所述控制信号ENB由第二I2C寄存器控制。
与现有技术相比，本发明具有以下有益效果：
(1)本发明防漏电的带测试功能的I/O接口电路利用I/O接口的双向传输特性，当I/O接口作为输入接口时，I/O接口电路工作在正常传输模式，当I/O接口作为输出接口时，I/O接口电路工作在测试模式。模式的切换可以通过第二配置I2C寄存器来实现，通过第一配置I2C寄存器来开启一路待检测信号通路，同时关闭正常传输模式的传统I/O电路，开启测试I/O电路，进入测试模式，因此该I/O接口电路可以在不增加芯片额外I/O接口的情况下，将内部待测信号引出，传输到芯片PAD口上，相对于现有的增加I/O接口引出待测信号的方式，本发明实现了对I/O接口数量的节省，同时减小了占用面积和成本；
(2)当I/O电路工作在正常传输模式时，I/O电路的测试点TEST_PROBE不传输待测信号，如果不对测试点TEST_PROBE进行有效处理，测试点TEST_PROBE处于悬空状态，如果传输的外部信号为高电平，此时测试I/O电路中寄生NPN晶体管的衬底和S极均为高电平，D极为低电平，导致寄生NPN晶体管开启，进而引发漏电或者Latch-up效应。本发明采用上拉模块和Levelshift电路对I/O电路的测试点TEST_PROBE进行拉高处理，通过上拉模块的开启使得输出电压为内部工作电压，再通过Levelshift电路将测试点TEST_PROBE的电压转为高电平，此时不论测试I/O电路中第四NMOS管的衬底和S极是0V还是高电平，寄生NPN晶体管的D极都为高电平，能够有效避免I/O电路中寄生NPN晶体管开启，从而避免了漏电或Latch-up效应。
附图说明
图1是本发明防漏电的带测试功能的I/O接口电路的示意图；
图2是本发明中传输门阵列及Levelshift电路的电路示意图；
图3是本发明中I/O电路的示意图；
图4是本发明的I/O接口在测试模式下输入输出波形图；
图5是本发明的I/O接口在正常传输模式下输入输出波形图。
具体实施方式
为了详细阐述本发明为达到预定技术目的而采取的技术方案，下面将结合本发明中的附图，对本发明的技术方案进行清晰、完整地描述。
如图1为本发明防漏电的带测试功能的I/O接口电路的示意图，该I/O接口电路包括：待检测信号通路、传输门阵列、上拉模块、Levelshift电路、I/O电路、ESD模块和I/O接口，每个待检测信号通路的输出端均与传输门阵列连接，传输门阵列的开关均通过配置第一I2C寄存器控制，传输门阵列的输出端、上拉模块的输出端均与Levelshift电路的输入端连接，Levelshift电路的输出端与I/O电路中测试I/O电路的测试点TEST_PROBE连接，I/O电路中测试I/O电路的输出端与传统I/O电路的输入端、ESD模块连接，ESD模块还与I/O接口连接；测试I/O电路、传统I/O电路的开关均通过配置第二I2C寄存器控制。I/O接口可以作为输入端口和输出端口进行双向信号传输，当I/O接口作为输出接口时，通过配置第一I2C寄存器的有效地址控制传输门阵列中某一个传输门的开启，实现对应待检测信号通路的开启，并通过配置第二I2C寄存器开启测试I/O电路、关闭传统I/O电路，此时，I/O接口工作在测试模式上，上拉模块关闭，将待检测信号依次通过传输门阵列、Levelshift电路、测试I/O电路，传输到I/O接口上，实现对待检测信号的输出监测；当I/O接口作为输入接口时，通过配置第一I2C寄存器关闭传输门阵列，通过配置第二I2C寄存器关闭测试I/O电路、开启传统I/O电路，此时，I/O接口工作在正常传输模式上，开启上拉模块，通过上拉模块和Levelshift电路将TEST_PROBE信号拉到高电平，外部信号通过I/O接口输入到传统I/O电路中，传统I/O电路将外部信号作为VOUT输出，实现传输外部输入信号的功能。本发明I/O接口电路可以在不增加芯片额外I/O接口的情况下，将内部待测信号引出，传输到芯片PAD口上，相对于现有的增加I/O接口引出待测信号的方式，本发明实现了对I/O接口数量的节省，同时减小了占用面积和成本。
如图2，本发明中传输门阵列由多个传输门并联组成，每个传输门的输入端均与一个待检测信号通路的输出端对应连接。每个传输门均由第一NMOS管和第一PMOS管组成，第一NMOS管的S极与第一PMOS管的S极连接，第一NMOS管的D极与第一PMOS管的D极连接，第一NMOS管的G极、第一PMOS管的G极均与第一I2C寄存器连接，第一I2C寄存器控制第一NMOS管、第一PMOS管的开关；第一NMOS管的D极与第一PMOS管的D极均与一路待检测信号通路的输出端对应连接，第一NMOS管的S极、第一PMOS管的S极均与Levelshift电路的输入端连接。该传输门阵列由N个第一I2C寄存器进行选通控制，每个第一I2C寄存器控制一个第一PMOS管的G极信号和一个第一NMOS管的G极信号，因此传输门阵列中共有N路第一PMOS管控制信号，记为EN_TESTN2～EN_TESTNN，共有N路第一NMOS管控制信号，记为EN_TEST2～EN_TESTN；且在同一时刻只有一个传输门开启，具体地，当某一待检测信号通路选通时，用第一I2C寄存器配置该待检测信号通路的有效地址，同时其他待检测信号通路地址均设成无效，即该待检测信号通路中的第一PMOS管的G极信号为低电平，该待检测信号通路中的第一NMOS管的G极信号为高电平，该待检测信号通路的传输门开启，其余待检测信号通路的第一PMOS管的G极信号均为高电平，其余待检测信号通路的第一NMOS管的G极信号均为低电平，使得其余传输门均关闭，此时只有一个待检测信号通路选通。传输门阵列在第一I2C寄存器的配置下对待检测通路进行选通控制，且共用一个总线bus，使用的引脚最少，连线最简洁，可以在使用最少的引脚情况下实现对更多待测通路的测试。
如图3，本发明中I/O电路包含：测试I/O电路和传统I/O电路，传统I/O电路实现传输外部信号的功能，测试I/O电路具有如下作用：在测试模式时，将待测信号通路传输到I/O接口上；在正常传输模式时，经过上拉模块的上拉以及Levelshift电路的转换将I/O电路的测试点TEST_PROBE拉到高电平，避免漏电或Latch-up效应的发生，保证了对外部信号传输的稳定性。
本发明中I/O电路中测试I/O电路为第四NMOS管B，第四NMOS管B产生寄生NPN晶体管，第四NMOS管B的D极分别与I/O电路的测试点TEST_PROBE连接，第四NMOS管B的S极分别与第四NMOS管B的衬底、ESD模块、传统I/O电路的输入端连接，第四NMOS管B的G极与控制信号EN连接，控制信号EN由第二I2C寄存器控制。
本发明中I/O电路中传统I/O电路包括：第五NMOS管C、施密特触发器、驱动电路，第五NMOS管C的G极与控制信号ENB连接，第五NMOS管C的D极分别与ESD模块、第四NMOS管B的S极、第四NMOS管B的衬底连接，第五NMOS管C的S极分别与第五NMOS管C的衬底、施密特触发器的输入端连接，施密特触发器的输出端与驱动电路的输入端连接，驱动电路的输出端作为I/O电路的VOUT输出；控制信号ENB由第二I2C寄存器控制。
当I/O接口作为输出接口时，通过配置第二I2C寄存器，使得控制信号EN＝1.3V，第四NMOS管B开启，即测试I/O电路开启；通过配置第二I2C寄存器，使得控制信号ENB＝0V，第五NMOS管C关闭，即传统I/O电路关闭。同时待检测信号通路中只有一路开启，该待测信号传入I/O电路的测试点TEST_PROBE上，测试点TEST_PROBE信号再通过第四NMOS管B、ESD模块传入芯片PAD的I/O接口上，此时该I/O电路实现了引出芯片内部待测信号的功能。
当I/O接口作为输入端口时，通过配置第二I2C寄存器，使得控制信号EN＝0，第四NMOS管B关闭，即测试I/O电路关闭；通过配置第二I2C寄存器，使得控制信号ENB＝1.3V，第五NMOS管C开启，即传统I/O电路开启。外界输入信号范围为[0,1.8V]，外界输入信号通过第五NMOS管C传入施密特触发器，再通过施密特触发器以及驱动模块的驱动作为VOUT输出。若外界I/O接口信号为0V，即Q点电压VQ也为0V时，并且不对测试点TEST_PROBE做任何处理，测试点TEST_PROBE在悬空状态，电压范围为[0,1.2V]，在这种情况下，第四NMOS管B的衬底和S极为低电压0V，D极为悬空电压[0,1.2V]，此时由第四NMOS管B引入的寄生NPN晶体管不开启，不会发生Latch-up以及漏电现象；若外界I/O接口信号为1.8V，即Q点电压VQ也为1.8V时，如果仍然不对I/O电路测试点TEST_PROBE进行适当处理，测试点TEST_PROBE在悬空状态[0,1.2V]，此时由于第四NMOS管B的衬底和S极为高电压1.8V，D极为悬空电压[0,1.2V]，在这种情况下，会容易导致第四NMOS管B引入的寄生NPN晶体管开启，从而引发Latch-up效应以及漏电现象，对外部信号的传输产生影响，甚至可能损坏电路。
为避免上述情况发生，本发明在I/O接口电路中引入上拉模块和Levelshift电路，如图2，上拉模块由PMOS管A来实现，将PMOS管A的G极与控制信号TEST_EN连接，控制信号TEST_EN由传输门阵列的所有控制信号EN_TESTN1～EN_TESTNN和EN_TEST1～EN_TESTN共同控制，当传输门阵列中有一个传输门开启时控制信号均关闭，所有传输门均关闭时控制信号开启。PMOS管A的D极与Levelshift电路的输入端连接，PMOS管A的S极与1.2V电源电压VDDL连接。在正常传输模式时，即所有传输门都关闭时，上拉模块的控制信号TEST_EN＝0，PMOS管A开启，使得上拉模块的输出电压为内部工作电压1.2V，再通过Levelshift电路将1.2V的输出电压转换为1.8V电压，即测试点TEST_PROBE被拉高到1.8V。此时对于I/O电路来说，不论外部I/O信号是高电平或者低电平，测试点TEST_PROBE均为1.8V高电平，即不论I/O电路中第四NMOS管B的衬底和S极是高电平1.8V还是低电平0V，其D极都是1.8V高电平，第四NMOS管B引入的寄生NPN晶体管均不开启，避免了Latch-up效应以及漏电情况的发生。
在本发明的一个技术方案中，上拉模块还可以为电流源、电阻或二极管等，只要能够实现上拉功能的电路形式，都可以作为本发明中的上拉模块。
如图2，本发明中Levelshift电路包含：第一反相器INV1、第二反相器INV2、第三反相器INV3、第二NMOS管E、第三NMOS管F、第二PMOS管G、第三PMOS管H，所述第一反相器INV1、第二反相器INV2的电源均连接1.2V的VDDL，第一反相器INV1的输出端分别与第二NMOS管E的G极、第二反相器INV2的输入端连接，第二反相器INV2的输出端与第三NMOS管F的G极连接，第二NMOS管E的S极、第三NMOS管F的S极均接地，第二NMOS管E的D极分别与第二PMOS管G的D极、第三PMOS管H的G极连接，第三NMOS管F的D极分别与第三PMOS管H的D极、第二PMOS管G的G极连接，第二PMOS管G和第三PMOS管H的S极均与1.8V电源VDD连接，第三PMOS管H的D极、第三NMOS管F的D极均与第三反相器INV3的输入端连接，第三反相器INV3的电源连接1.8V的VDD，反相器INV3的输出端与I/O电路的测试点TEST_PROBE连接；第一反相器INV1的输入端分别与传输门阵列中第一NMOS管的S极、第一PMOS管的S极、上拉模块的输出端连接。
如图4是本发明的I/O电路在测试模式下输入输出波形图，第一行是控制第四NMOS管B开启的使能信号，在测试模式下，VEN＝1.3V，VENB＝0V，第四NMOS管B开启，第五NMOS管C关闭，电路进入测试模式；第二行是测试点VTEST_PROBE检测到的待测信号；第三行是I/O接口上检测到的待测信号，可见在测试模式中，I/O接口上正确接收到了待测信号。
如图5是本发明的I/O电路在正常传输模式下输入输出波形图，第一行是控制第四NMOS管B开启的使能信号，在正常传输模式下，VEN＝0V，VENB＝1.3V，第四NMOS管B关闭，第五NMOS管C开启，电路进入正常传输模式；第二行是测试点VTEST_PROBE的电压，在正常传输模式下测试点不传输待测信号，上拉模块开启，经过上拉模块以及传统Levelshift电路将测试点VTEST_PROBE电压拉高到1.8V，防止漏电及Latch-up效应；第三行是I/O接口上输入的外部信号；第四行是I/O电路的输出VOUT，可见电路实现了正确传输外部信号的功能。
本发明由于加入了上拉模块和Levelshift电路，在测试点不传输待测信号时将测试点拉高到1.8V，有效防止了I/O电路中第四NMOS管B的衬底和S极是高电平1.8V、D极悬空状态是低电平而导致的第四NMOS管B内部寄生NPN三极管开启，从而避免了漏电或者Latch-up效应等问题。本发明实现了I/O接口对外部信号稳定传输的同时，还具有输出监测内部待测信号的功能。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施方式，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (9)
1.一种防漏电的带测试功能的I/O接口电路，其特征在于，包括：待检测信号通路、传输门阵列、上拉模块、Levelshift电路、I/O电路、ESD模块和I/O接口，每个待检测信号通路的输出端均与传输门阵列连接，所述传输门阵列的开关均通过配置第一I2C寄存器控制，所述传输门阵列的输出端、上拉模块的输出端均与Levelshift电路的输入端连接，所述Levelshift电路的输出端与I/O电路中测试I/O电路的测试点TEST_PROBE连接，所述I/O电路中测试I/O电路的输出端与传统I/O电路的输入端、ESD模块连接，所述ESD模块还与I/O接口连接；所述测试I/O电路、传统I/O电路的开关均通过配置第二I2C寄存器控制；
当I/O接口作为输出接口时，上拉模块关闭，通过配置第一I2C寄存器的有效地址控制传输门阵列中某一个传输门的开启，实现对应待检测信号通路的开启，并通过配置第二I2C寄存器开启测试I/O电路、关闭传统I/O电路，将待检测信号依次通过传输门阵列、Levelshift电路、测试I/O电路，传输到I/O接口上，实现对待检测信号的输出监测；
当I/O接口作为输入接口时，通过配置第一I2C寄存器关闭传输门阵列，通过配置第二I2C寄存器关闭测试I/O电路、开启传统I/O电路，开启上拉模块，通过上拉模块和Levelshift电路将TEST_PROBE信号拉到高电平，外部信号通过I/O接口输入到传统I/O电路中，传统I/O电路将外部信号作为VOUT输出，实现传输外部输入信号的功能。
2.根据权利要求1所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述传输门阵列由多个传输门并联组成，每个传输门的输入端均与一个待检测信号通路的输出端对应连接。
3.根据权利要求2所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，每个传输门均由第一NMOS管和第一PMOS管组成，所述第一NMOS管的S极与第一PMOS管的S极连接，所述第一NMOS管的D极与第一PMOS管的D极连接，所述第一NMOS管的G极、第一PMOS管的G极均与第一I2C寄存器连接，所述第一I2C寄存器控制第一NMOS管、第一PMOS管的开关。
4.根据权利要求3所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述第一NMOS管的D极与第一PMOS管的D极均与一路待检测信号通路的输出端对应连接，所述第一NMOS管的S极、第一PMOS管的S极均与Levelshift电路的输入端连接。
5.根据权利要求1所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述Levelshift电路包含：第一反相器INV1、第二反相器INV2、第三反相器INV3、第二NMOS管E、第三NMOS管F、第二PMOS管G、第三PMOS管H，所述第一反相器INV1、第二反相器INV2的电源均连接VDDL，所述第一反相器INV1的输出端分别与第二NMOS管E的G极、第二反相器INV2的输入端连接，所述第二反相器INV2的输出端与第三NMOS管F的G极连接，所述第二NMOS管E的S极、第三NMOS管F的S极均接地，所述第二NMOS管E的D极分别与第二PMOS管G的D极、第三PMOS管H的G极连接，所述第三NMOS管F的D极分别与第三PMOS管H的D极、第二PMOS管G的G极连接，所述第二PMOS管G和第三PMOS管H的S极均与电源VDD连接，所述第三PMOS管H的D极、第三NMOS管F的D极均与第三反相器INV3的输入端连接，所述第三反相器INV3的电源连接VDD，所述反相器INV3的输出端与I/O电路的测试点TEST_PROBE连接。
6.根据权利要求5所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述第一反相器INV1的输入端分别与传输门阵列中第一NMOS管的S极、第一PMOS管的S极、上拉模块的输出端连接。
7.根据权利要求6所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述上拉模块为PMOS管、电流源、电阻或二极管。
8.根据权利要求1所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述I/O电路中测试I/O电路为第四NMOS管B，所述第四NMOS管B产生寄生NPN晶体管，所述第四NMOS管B的D极分别与I/O电路的测试点TEST_PROBE连接，所述第四NMOS管B的S极分别与第四NMOS管B的衬底、ESD模块、传统I/O电路的输入端连接，所述第四NMOS管B的G极与控制信号EN连接，所述控制信号EN由第二I2C寄存器控制。
9.根据权利要求8所述的一种防漏电的带测试功能的I/O接口电路，其特征在于，所述I/O电路中传统I/O电路包括：第五NMOS管C、施密特触发器、驱动电路，所述第五NMOS管C的G极与控制信号ENB连接，所述第五NMOS管C的D极分别与ESD模块、第四NMOS管B的S极、第四NMOS管B的衬底连接，所述第五NMOS管C的S极分别与第五NMOS管C的衬底、施密特触发器的输入端连接，所述施密特触发器的输出端与驱动电路的输入端连接，所述驱动电路的输出端作为I/O电路的VOUT输出；所述控制信号ENB由第二I2C寄存器控制。
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