KR20000001621A

KR20000001621A - 메모리 로직 복합 반도체장치

Info

Publication number: KR20000001621A
Application number: KR1019980021963A
Authority: KR
Inventors: 최용진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 2000-01-15

Abstract

본 발명은 메모리 로직(logic) 복합 반도체 장치에 관한 것으로서, 다수개의 출력 신호들을 출력하는 로직 회로와 다수개의 출력 신호들을 출력하는 비스트(BIST;Built IN Self Test) 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서, 입력되는 제어 신호가 활성화되면 상기 로직 회로의 다수개의 출력들을 논리 로우(logic low)로 만드는 다수개의 풀다운(Pull-Down) 회로들, 상기 제어 신호가 활성화될 때 상기 비스트 회로로부터 출력되는 상기 다수개의 출력들 중 하나와 상기 로직 회로의 다수개의 출력들 중 하나를 논리합하는 다수개의 논리 게이트들, 및 상기 다수개의 논리 게이트들의 출력들을 저장하고 이들을 상기 메모리블록으로 전송하는 저장 수단을 구비함으로써 로직 회로 및 비스트 회로를 메모리 블록과 인터페이스(interface)시키기 위한 회로가 간단하게되어 메모리 로직 복합 반도체 장치의 제조 가격이 낮아진다.

Description

메모리 로직 복합 반도체 장치

본 발명은 메모리 로직 복합 반도체 장치에 관한 것으로서, 특히 로직(logic)과 비스트(BIST;Built In Self Test) 회로 및 로직 회로의 출력과 비스트 회로의 출력을 제어하여 메모리 블록(Memory Block)에 전달하는 제어 회로에 관한 것이다.

반도체 분야의 급속한 기술의 발전으로 메모리 블록과 로직 회로를 하나의 반도체 장치에 복합시킨 고성능, 고부가가치의 반도체 장치들이 출현하고 있는데. 이것을 메모리 로직 복합 반도체 장치라 한다. 메모리 로직 복합 반도체 장치는 종래의 로직 회로와 메모리 블록이 개별적으로 동작할 때 자체적으로 처리하기 어려운 문제들을 쉽게 해결할 수가 있다. 메모리 로직 복합 반도체 장치의 경우, 메모리 블록이 내장됨에 따라 메모리 블록의 효율적인 테스트를 위해 비스트 회로가 함께 내장된다. 상기 메모리 블록으로 입력되는 신호들은 정상 동작을 위해 로직 회로에서 입력되는 신호들과 테스트를 위해 비스트 회로에서 입력되는 신호의 2가지로 구성된다.

도 1은 종래의 메모리 로직 복합 반도체 장치의 블록도이다. 도 1을 참조하면, 종래의 메모리 로직 복합 반도체 장치는 로직 회로(111), 비스트 회로(121), 멀티플렉서(Multiplexer)(131) 및 메모리 블록(141)을 구비한다. 로직 회로(111)와 비스트 회로(121)에서 출력되는 신호들은 멀티플렉서(131)를 통해서 메모리 블록(141)으로 입력된다. 즉, 멀티플렉서(131)는 로직 회로(111)의 출력과 비스트 회로(121)의 출력 중 하나를 선택하여 메모리 블록(141)으로 전송한다. 비스트 회로(121)와 멀티플렉서(131)는 비스트 인에이블 신호(BIST_Enable)에 의해 제어된다.

정상 동작시는 비스트 인에이블 신호(BIST_Enable)는 디세이블(disable)되고, 메모리 블록(141) 테스트시에만 비스트 인에이블 신호(BIST_Enable)가 인에이블(enable)된다. 비스트 인에이블 신호(BIST_Enable)가 논리 하이(logic high)로써 인에이블되면 멀티플렉서(131)는 로직 회로(111)로부터 출력되는 신호를 차단하고 비스트 회로(121)로부터 출력되는 신호를 메모리 블록(141)으로 출력한다. 비스트 인에이블 신호(BIST_Enable)가 논리 로우(logic low)로써 디세이블되면 멀티플렉서(131)는 비스트 회로(121)로부터 출력되는 신호를 차단하고 로직 회로(111)로부터 출력되는 신호를 메모리 블록(141)으로 출력한다.

상술한 종래의 메모리 로직 복합 반도체 장치에 따르면, 로직 회로(111)와 비스트 회로(121)에서 입력되는 신호들의 수가 증가하면 증가할수록 멀티플렉서(131)의 크기도 점점 커지게 된다. 멀티플렉서(131)의 크기가 커지면 메모리 로직 복합 반도체 장치의 크기도 커지게 되어 제조 가격이 상승하게된다. 메모리 로직 복합 반도체 장치의 크기를 증가시키지 않으려면 로직 회로(111) 및 비스트 회로(121)를 메모리 블록(141)과 인터페이스(interface)시키는 회로가 간단하여야만 한다.

본 발명이 이루고자하는 기술적 과제는 로직 회로 및 비스트 회로를 메모리 블록과 인터페이스시키기 위한 회로가 간단한 메모리 로직 복합 반도체 장치를 제공하는데 있다.

도 1은 종래의 메모리 로직 복합 반도체 장치의 블록도.

도 2는 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치의 회로도.

도 3은 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치의 회로도.

상기 기술적 과제를 이루기 위하여 본 발명은,

로직 회로와 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서, 제어 신호에 응답하여 상기 로직 회로의 출력 또는 상기 비스트 회로의 출력을 전송하는 논리 게이트부, 및 상기 논리 게이트부의 출력을 저장하고, 이들을 상기 메모리 블록으로 전송하는 저장 수단을 구비하는 메모리 로직 복합 반도체 장치를 제공한다.

바람직하기는, 상기 논리 게이트부는 상기 제어 신호가 활성화되면 상기 비스트 회로의 출력을 상기 저장 수단으로 전송하고, 상기 제어 신호가 비활성화되면 상기 로직 회로의 출력을 상기 저장 수단으로 전송하고, 상기 저장 수단은 플립플롭이다.

상기 기술적 과제를 이루기 위하여 본 발명은 또,

다수개의 출력 신호들을 출력하는 로직 회로와 다수개의 출력 신호들을 출력하는 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서, 입력되는 제어 신호가 활성화되면 상기 로직 회로의 다수개의 출력들을 논리 로우로 만드는 다수개의 풀다운 회로들, 상기 제어 신호가 활성화될 때 상기 비스트 회로로부터 출력되는 상기 다수개의 출력들 중 하나와 상기 로직 회로의 다수개의 출력들 중 하나를 논리합하는 다수개의 논리 게이트들, 및 상기 다수개의 논리 게이트들의 출력들을 저장하고 이들을 상기 메모리블록으로 전송하는 저장 수단을 구비하는 메모리 로직 복합 반도체 장치를 제공한다.

바람직하기는, 상기 풀다운 회로들은 NMOS 트랜지스터들이고, 상기 논리 게이트들은 오아 게이트(OR Gate)들이며, 상기 저장 수단은 플립플롭이다.

상기 기술적 과제를 이루기 위하여 본 발명은 또한,

다수개의 출력 신호들을 출력하는 로직 회로와 다수개의 출력 신호들을 출력하는 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서, 입력되는 제어 신호가 활성화되면 상기 로직 회로의 다수개의 출력들을 논리 하이로 만드는 다수개의 풀업(Pull-Up) 회로들, 상기 제어 신호가 활성화될 때 상기 비스트 회로로부터 출력되는 상기 다수개의 출력들 중 하나와 상기 로직 회로의 다수개의 출력들 중 하나를 논리곱하는 다수개의 논리 게이트들, 및 상기 다수개의 논리 게이트들의 출력들을 저장하고 이들을 상기 메모리블록으로 전송하는 저장 수단을 구비하는 메모리 로직 복합 반도체 장치를 제공한다.

바람직하기는, 상기 풀업 회로들은 NMOS 트랜지스터들이고, 상기 논리 게이트들은 앤드 게이트(AND Gate)들이며, 상기 저장 수단은 플립플롭이다.

상기 본 발명에 의하면, 로직 회로 및 비스트 회로를 메모리 블록과 인터페이스시키기 위한 회로가 간단하므로 메모리 로직 복합 반도체 장치의 제조 가격이 낮아진다.

이하, 첨부된 도면들을 통하여 본 발명의 실시예들을 상세히 설명하기로 한다.

도 2는 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치의 회로도이다. 도 2를 참조하면, 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치는 로직 회로(211), 비스트 회로(221), 풀다운 회로들(241∼243), 논리 게이트들(251∼253), 저장 수단(261) 및 메모리 블록(231)을 구비한다. 풀다운 회로들(241∼243) 및 비스트 회로(221)에 제어 신호 즉, 비스트 인에이블 신호(BIST_Enable)가 입력된다.

풀다운 회로들(241∼243)은 비스트 인에이블 신호(BIST_Enable)가 활성화되면 로직 회로(211)의 다수개의 출력들을 논리 로우로 만든다. 풀다운 회로들(241∼243)은 각각 비스트 인에이블 신호(BIST_Enable)에 의해 게이팅(gating)되며 로직 회로의 다수개의 출력들 중 하나의 출력과 접지단(GND) 사이에 연결된 하나의 NMOS 트랜지스터를 구비한다. 따라서, 비스트 인에이블 신호(BIST_Enable)가 논리 하이로써 활성화되면 NMOS 트랜지스터들(241∼243)은 모두 턴온(turn-on)되므로 로직 회로(211)의 다수개의 출력들은 모두 접지된다. 즉, 논리 로우로 된다.

비스트 회로(221)는 비스트 인에이블 신호(BIST_Enable)가 활성화되면 신호들을 출력하고, 비스트 인에이블 신호(BIST_Enable)가 비활성화되면 신호들을 출력하지 않는다.

논리 게이트들(251∼253)은 비스트 회로(221)의 다수개의 출력들 중 하나와 로직 회로(211)의 다수개의 출력들 중 하나를 입력하고 이들을 논리합한다. 즉, 논리 게이트들(251∼253)은 각각 입력되는 신호들 중 하나라도 논리 하이이면 논리 하이를 출력하고, 입력되는 신호들이 모두 논리 로우이면 논리 로우를 출력한다. 논리 게이트들(251∼253)은 각각 하나의 오아 게이트(OR Gate)를 구비한다.

저장 수단(261)은 다수개의 논리 게이트들(251∼253)의 출력들을 저장하고 이들을 메모리 블록(231)으로 전송한다. 저장 수단(261)은 플립플롭들을 구비한다.

도 3은 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치의 회로도이다. 도 3을 참조하면, 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치는 로직 회로(311), 비스트 회로(321), 풀업 회로들(341∼343), 논리 게이트들(351∼353), 저장 수단(361) 및 메모리 블록(331)을 구비한다. 풀업 회로들(341∼343) 및 비스트 회로(321)에 제어 신호 즉, 비스트 인에이블 신호(BIST_Enable)가 입력된다.

풀업 회로들(341∼343)은 비스트 인에이블 신호(BIST_Enable)가 활성화되면 로직 회로(311)의 다수개의 출력들을 논리 하이로 만든다. 풀업 회로들(341∼343)은 각각 비스트 인에이블 신호(BIST_Enable)에 의해 게이팅되며 로직 회로(311)의 다수개의 출력들 중 하나의 출력과 전원 전압(Vcc) 사이에 연결된 하나의 NMOS 트랜지스터를 구비한다. 따라서, 비스트 인에이블 신호(BIST_Enable)가 논리 하이로써 활성화되면 NMOS 트랜지스터들(341∼343)은 모두 턴온(turn-on)되므로 로직 회로(311)의 다수개의 출력들은 모두 전원 전압(Vcc) 레벨로 상승한다. 즉, 논리 하이로 된다.

비스트 회로(321)는 비스트 인에이블 신호(BIST_Enable)가 활성화되면 신호들을 출력하고, 비스트 인에이블 신호(BIST_Enable)가 비활성화되면 신호들을 출력하지 않는다.

논리 게이트들(351∼353)은 비스트 회로(321)의 다수개의 출력들 중 하나와 로직 회로(311)의 다수개의 출력들 중 하나를 입력하고 이들을 논리곱한다. 즉, 논리 게이트들(351∼353)은 각각 입력되는 신호들 중 하나라도 논리 로우이면 논리 로우를 출력하고, 입력되는 신호들이 모두 논리 하이이면 논리 하이를 출력한다. 논리 게이트들(351∼353)은 각각 하나의 앤드 게이트(AND Gate)를 구비한다.

저장 수단(361)은 다수개의 논리 게이트들(351∼353)의 출력들을 저장하고 이들을 메모리 블록(331)으로 전송한다. 저장 수단(361)은 플립플롭들을 구비한다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 로직 회로들(211,311) 및 비스트 회로들(221,321)을 메모리 블록들(231,331)과 인터페이스하는 풀업/다운 회로들(241∼243,341∼343) 및 논리 게이트들(251∼253,(351∼353))은 그 회로 구성이 간단하기 때문에 메모리 로직 복합 반도체 장치의 크기가 작아지게되어 메모리 로직 복합 반도체 장치의 제조 가격이 낮아진다.

Claims

로직 회로와 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서,

제어 신호에 응답하여 상기 로직 회로의 출력 또는 상기 비스트 회로의 출력을 전송하는 논리 게이트부; 및

상기 논리 게이트부의 출력을 저장하고, 이들을 상기 메모리 블록으로 전송하는 저장 수단을 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제1항에 있어서, 상기 논리 게이트부는 상기 제어 신호가 활성화되면 상기 비스트 회로의 출력을 상기 저장 수단으로 전송하고, 상기 제어 신호가 비활성화되면 상기 로직 회로의 출력을 상기 저장 수단으로 전송하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제1항에 있어서, 상기 저장 수단은 플립플롭인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
다수개의 출력 신호들을 출력하는 로직 회로와 다수개의 출력 신호들을 출력하는 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서,

입력되는 제어 신호가 활성화되면 상기 로직 회로의 다수개의 출력들을 논리 로우로 만드는 다수개의 풀다운 회로들;

상기 제어 신호가 활성화될 때 상기 비스트 회로로부터 출력되는 상기 다수개의 출력들 중 하나와 상기 로직 회로의 다수개의 출력들 중 하나를 논리합하는 다수개의 논리 게이트들; 및

상기 다수개의 논리 게이트들의 출력들을 저장하고 이들을 상기 메모리블록으로 전송하는 저장 수단을 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제4항에 있어서, 상기 풀다운 회로들은 NMOS 트랜지스터들인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제4항에 있어서, 상기 논리 게이트들은 오아 게이트들인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제4항에 있어서, 상기 저장 수단은 플립플롭인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
다수개의 출력 신호들을 출력하는 로직 회로와 다수개의 출력 신호들을 출력하는 비스트 회로 및 메모리 블록을 구비하는 메모리 로직 복합 반도체 장치에 있어서,

입력되는 제어 신호가 활성화되면 상기 로직 회로의 다수개의 출력들을 논리 하이로 만드는 다수개의 풀업 회로들;

상기 제어 신호가 활성화될 때 상기 비스트 회로로부터 출력되는 상기 다수개의 출력들 중 하나와 상기 로직 회로의 다수개의 출력들 중 하나를 논리곱하는 다수개의 논리 게이트들; 및

상기 다수개의 논리 게이트들의 출력들을 저장하고 이들을 상기 메모리블록으로 전송하는 저장 수단을 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제8항에 있어서, 상기 풀업 회로들은 NMOS 트랜지스터들인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제8항에 있어서, 상기 논리 게이트들은 앤드 게이트들인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
제8항에 있어서, 상기 저장 수단은 플립플롭인 것을 특징으로 하는 메모리 로직 복합 반도체 장치.