JPH02236471A - 特殊試験機能回路を備える半導体装置 - Google Patents
特殊試験機能回路を備える半導体装置Info
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- JPH02236471A JPH02236471A JP1058614A JP5861489A JPH02236471A JP H02236471 A JPH02236471 A JP H02236471A JP 1058614 A JP1058614 A JP 1058614A JP 5861489 A JP5861489 A JP 5861489A JP H02236471 A JPH02236471 A JP H02236471A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 8
- 230000006870 function Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 6
- 241000750042 Vini Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要］
半導体装置内部に特殊試験機能回路を設けられた半導体
装置に関し、 ノイズによる特殊試験機能の誤作動を防止することを目
的とし、 半導体装置の複数の外部端子にそれぞれ接続された高電
圧検出回路と、これらの高電圧検出回路の出力を受ける
論理ゲートを備え、これら複数の外部端子に同時に高電
圧が印加されるとき前記論理ゲートの出力により特殊試
験機能回路を作動させるよう構成する。
装置に関し、 ノイズによる特殊試験機能の誤作動を防止することを目
的とし、 半導体装置の複数の外部端子にそれぞれ接続された高電
圧検出回路と、これらの高電圧検出回路の出力を受ける
論理ゲートを備え、これら複数の外部端子に同時に高電
圧が印加されるとき前記論理ゲートの出力により特殊試
験機能回路を作動させるよう構成する。
本発明は、半導体装置内部に特殊試験機能回路を設けら
れた半導体装置に関する。
れた半導体装置に関する。
近年、メモリやロジック等の■、Ｓｌは容量や性能が飛
躍的に向上しているため、従来と同じ方法では信軌性の
高い試験や評価を充分に行うことができない。このため
、最近のこの種の半導体装置は特殊な試験を行う機能を
内蔵し、これを特定の外部端子に高電圧を印加して作動
させ得るようにしてある。
躍的に向上しているため、従来と同じ方法では信軌性の
高い試験や評価を充分に行うことができない。このため
、最近のこの種の半導体装置は特殊な試験を行う機能を
内蔵し、これを特定の外部端子に高電圧を印加して作動
させ得るようにしてある。
（従来の技術〕
第４図は従来の特殊試験システムの一例で、１１はある
特定の外部端子、２１は高電圧検出回路、３１は特殊試
験機能回路である。外部端子１ｌはアドレス端子やチッ
プイネーブル（ＣＥ）、出力イネーブル（ＯＥ）等の制
御端子を転用しており、ここに通常動作モードより高い
電圧を印加したとき高電圧検出回路２１が出力■８をＨ
（ハイ）にして特殊試験機能回路３１を作動させるよう
になっている。
特定の外部端子、２１は高電圧検出回路、３１は特殊試
験機能回路である。外部端子１ｌはアドレス端子やチッ
プイネーブル（ＣＥ）、出力イネーブル（ＯＥ）等の制
御端子を転用しており、ここに通常動作モードより高い
電圧を印加したとき高電圧検出回路２１が出力■８をＨ
（ハイ）にして特殊試験機能回路３１を作動させるよう
になっている。
第４図はこの説明図で、ＶＩＮは外部端子１１に印加さ
れる入力電圧である。この入力電圧ＶＩＮはアドレスや
制御信号等の通常の信号では低レベルＶＩＬと高レベル
Ｖｌ｝Ｉの間で変化する。従って、■．より高い動作電
圧を有する高電圧検出回路２１の出力■イはＬ（ロー）
のままである。これに対し、高電圧検出回路２１の動作
電圧を越える高電圧を外部端子１１に印加すると、出力
Ｖ０がＩ４になって特殊試験機能回路３１が作動する。
れる入力電圧である。この入力電圧ＶＩＮはアドレスや
制御信号等の通常の信号では低レベルＶＩＬと高レベル
Ｖｌ｝Ｉの間で変化する。従って、■．より高い動作電
圧を有する高電圧検出回路２１の出力■イはＬ（ロー）
のままである。これに対し、高電圧検出回路２１の動作
電圧を越える高電圧を外部端子１１に印加すると、出力
Ｖ０がＩ４になって特殊試験機能回路３１が作動する。
この特殊試験機能回路３１は、、例えば全ワード線の同
時選択又は同時非選沢という通常動作ではあり得ない特
殊動作を行う。ＥＰＲＯＭを例にすると、書込みは読出
し等で使用する電圧■。Ｃより高い電圧ＶＰＦを使用す
るためセルにとってストレスとなるが、このストレスに
耐えるか否かを全セルについて試験する必要がある。こ
の場合、通常の如くワード線とビット線の選択でセルを
１つずつ選択していては多大なセルを試験するのに膨大
な時間がかかる。そこで、全ワード線、全ビット線を同
時選択し、当該ワード線、ビット線に属する全セルの耐
圧を同時に試験するという特殊な試験を行なう。なおフ
ローティングゲートＦＧとコントロールゲートＣＧを備
えるεＦＲＯＭでは、ＣＧとＦＧとの間の絶縁層、ＦＧ
と基板との間の絶縁層を試験する必要があり、ワード線
全選択は前者でまたビット線全選択は後者で行なう。
時選択又は同時非選沢という通常動作ではあり得ない特
殊動作を行う。ＥＰＲＯＭを例にすると、書込みは読出
し等で使用する電圧■。Ｃより高い電圧ＶＰＦを使用す
るためセルにとってストレスとなるが、このストレスに
耐えるか否かを全セルについて試験する必要がある。こ
の場合、通常の如くワード線とビット線の選択でセルを
１つずつ選択していては多大なセルを試験するのに膨大
な時間がかかる。そこで、全ワード線、全ビット線を同
時選択し、当該ワード線、ビット線に属する全セルの耐
圧を同時に試験するという特殊な試験を行なう。なおフ
ローティングゲートＦＧとコントロールゲートＣＧを備
えるεＦＲＯＭでは、ＣＧとＦＧとの間の絶縁層、ＦＧ
と基板との間の絶縁層を試験する必要があり、ワード線
全選択は前者でまたビット線全選択は後者で行なう。
［発明が解決しようとする課題］
ところで、第４図のシステム構成では外部端子ｌ１に第
６図のようなスパイクノイズがのると、それで特殊試験
機能回路３１が誤作動してしまうことがある。一般に外
部端子１１に入力電圧■１．４を印加する外部のドライ
バは、それ自体がスパイクノイズを発生し易い特性を有
するため、か＼るドライバ出力を受ける端子を前記端子
１ｌとしても使用すると、通常動作時に特殊試験機能回
路を動作させるという異常自体が発生する。
６図のようなスパイクノイズがのると、それで特殊試験
機能回路３１が誤作動してしまうことがある。一般に外
部端子１１に入力電圧■１．４を印加する外部のドライ
バは、それ自体がスパイクノイズを発生し易い特性を有
するため、か＼るドライバ出力を受ける端子を前記端子
１ｌとしても使用すると、通常動作時に特殊試験機能回
路を動作させるという異常自体が発生する。
本発明は、複数の外部端子に同時に高電圧が印加された
ときだけ特殊試験機能を作動させるようにすることで、
ノイズによる特殊試験機能の誤作動を防止することを目
的としている。
ときだけ特殊試験機能を作動させるようにすることで、
ノイズによる特殊試験機能の誤作動を防止することを目
的としている。
（課題を解決するための手段〕
第１図は本発明の原理図で、１１．１２は複数の外部端
子、２１．２２は各外部端子の電圧を検出する高電圧検
出回路、３１は特殊試験機能回路である。４１は高電圧
検出回路２１．２２の出力■イｌ＋ＶＨ２が共に高電圧
を検出したレベルになったときだけ出力■．。を生じる
論理ゲート（例えばアンドゲート）である。
子、２１．２２は各外部端子の電圧を検出する高電圧検
出回路、３１は特殊試験機能回路である。４１は高電圧
検出回路２１．２２の出力■イｌ＋ＶＨ２が共に高電圧
を検出したレベルになったときだけ出力■．。を生じる
論理ゲート（例えばアンドゲート）である。
第１図（ａ）では論理ゲー１−４１の出力■、。は特殊
試験機能回路３１のイ不一ブル信号になるが、第１図（
ｂ）ではこれはラッチ回路６１〜６ｍのデータ取込み信
号になりまた論理ゲート７１〜７ｍの開放信号になる。
試験機能回路３１のイ不一ブル信号になるが、第１図（
ｂ）ではこれはラッチ回路６１〜６ｍのデータ取込み信
号になりまた論理ゲート７１〜７ｍの開放信号になる。
この第１図（ｂ）では他の外部端子（これもアドレス、
ＣＥ，ＯＲなどの端子）に加える選択信号のデコーダ５
ｌが設けられ、ラッチ６１〜６ｍはこのデコーダ５１の
１つの出力を取込む。特殊試験機能回路は複数個ある場
合があり、３１〜３ｍはその各々を示す。
ＣＥ，ＯＲなどの端子）に加える選択信号のデコーダ５
ｌが設けられ、ラッチ６１〜６ｍはこのデコーダ５１の
１つの出力を取込む。特殊試験機能回路は複数個ある場
合があり、３１〜３ｍはその各々を示す。
？作用〕
本発明では複数のく３以上でもよい）外部端子１．１．
１２に同時に高電圧が印加されたときだけ論理回路４１
の出力■■。がＨになって、第１図（ａ）では特殊試験
機能回路３１を作動させ、第１図［有］）では端子１３
〜Ｉｎに加えられた信号をデコードするデコーダ５１の
出力をラッチ６１〜６ｍの該当する１つに取込ませ、ア
ンドゲート７１〜７ｍの該当する１つを開いて（出力さ
せて）、特殊試験機能回路３１〜３ｍの該当する１つを
イネーブルにする。従って、一部の外部端子に第５図の
ようなスパイクノイズが入力しても、残りの外部端子の
電圧が低ければ特殊試験機能回路３１．３１〜３ｍの１
つ、は誤作動しない。
１２に同時に高電圧が印加されたときだけ論理回路４１
の出力■■。がＨになって、第１図（ａ）では特殊試験
機能回路３１を作動させ、第１図［有］）では端子１３
〜Ｉｎに加えられた信号をデコードするデコーダ５１の
出力をラッチ６１〜６ｍの該当する１つに取込ませ、ア
ンドゲート７１〜７ｍの該当する１つを開いて（出力さ
せて）、特殊試験機能回路３１〜３ｍの該当する１つを
イネーブルにする。従って、一部の外部端子に第５図の
ようなスパイクノイズが入力しても、残りの外部端子の
電圧が低ければ特殊試験機能回路３１．３１〜３ｍの１
つ、は誤作動しない。
［実施例］
外部端子１１．１２は共にアドレス端子または制御端子
でもよいが、第２図、第３図に示すように一方の外部端
子１２をＥＰＲＯＭ特有の■１端子にすると、該端子に
接続される外部電源の出力は安定化されているためノイ
ズがのりにく＼誤動作しにくい利点かある。但し、この
ｖｐｒ端子だけを用いると、通常の書込み時に該端子に
高電圧ＶＰＰが印加され、高電圧検出回路が出力を生じ
て特殊試験機能回路３ｌが誤作動してしまうため、やは
り他の外部端子を組合せる必要がある。
でもよいが、第２図、第３図に示すように一方の外部端
子１２をＥＰＲＯＭ特有の■１端子にすると、該端子に
接続される外部電源の出力は安定化されているためノイ
ズがのりにく＼誤動作しにくい利点かある。但し、この
ｖｐｒ端子だけを用いると、通常の書込み時に該端子に
高電圧ＶＰＰが印加され、高電圧検出回路が出力を生じ
て特殊試験機能回路３ｌが誤作動してしまうため、やは
り他の外部端子を組合せる必要がある。
第３図では複数の特殊試験機能回路３１〜３ｍがある場
合、その１つを他の外部端子１３〜Ｉｎに人力する信号
Ｖｌ）Ｉｆｆ〜■、。の組合せで選択できるようにして
いる。この外部端子１３〜１ｎに与える信号Ｖ ＋Ｎ３
”’ Ｖ ＩＮｎは通常のレヘルで、そのＨ／Ｌの組
合せをデコーダ５１でデコードし、デコード出力Ｖ Ｄ
＋ ”！” Ｖ Ｄａの１つだけを１１にする。
合、その１つを他の外部端子１３〜Ｉｎに人力する信号
Ｖｌ）Ｉｆｆ〜■、。の組合せで選択できるようにして
いる。この外部端子１３〜１ｎに与える信号Ｖ ＋Ｎ３
”’ Ｖ ＩＮｎは通常のレヘルで、そのＨ／Ｌの組
合せをデコーダ５１でデコードし、デコード出力Ｖ Ｄ
＋ ”！” Ｖ Ｄａの１つだけを１１にする。
全てのデコード出力■。１〜ＶＤｎはそれぞれラッチ回
路６１〜６ｍに人力し、アンドゲート４１の出力■、。
路６１〜６ｍに人力し、アンドゲート４１の出力■、。
がＬから日になるタイミングでラッチされる。このラッ
チ回路６１〜６ｍの出力ＶＬＩ〜■、はアンドゲート４
１の出力■エ。がＨのときだけ、つまり外部端子１１．
１２に共に高電圧が印加されたときだけアンドゲート７
１〜７ｍを通過する。
チ回路６１〜６ｍの出力ＶＬＩ〜■、はアンドゲート４
１の出力■エ。がＨのときだけ、つまり外部端子１１．
１２に共に高電圧が印加されたときだけアンドゲート７
１〜７ｍを通過する。
？の結果、ゲート出力ＶＤＯＩ〜ＶＤＯ＊の１つがＨに
なると、対応する特殊試験機能回路３１〜３ｍの１つだ
けが動作する。
なると、対応する特殊試験機能回路３１〜３ｍの１つだ
けが動作する。
このようにすることで、第２図と同様の耐ノイズ性を有
すると共に、複数の特殊試験機能回路毎に高電圧検出回
路２１．２２を設けずに済む。またラッチ回路６１〜６
ｍを設けてあるため、ゲート４１の出力Ｖ．。が立上っ
てデコーダ出力をラッチ回路に取込ませた後は外部端子
１３〜１ｎの入力ＶＩＮＩ〜■１■を変更しても構わな
いので、試験中はこれらの外部端子１３〜ｉｎを本来の
用途（例えばアドレス端子）に使用できる。
すると共に、複数の特殊試験機能回路毎に高電圧検出回
路２１．２２を設けずに済む。またラッチ回路６１〜６
ｍを設けてあるため、ゲート４１の出力Ｖ．。が立上っ
てデコーダ出力をラッチ回路に取込ませた後は外部端子
１３〜１ｎの入力ＶＩＮＩ〜■１■を変更しても構わな
いので、試験中はこれらの外部端子１３〜ｉｎを本来の
用途（例えばアドレス端子）に使用できる。
第２図および第３図は本発明の実施例の構成図、第４図
は従来の特殊試験システムの構成図、第５図は第３図の
動作特性図、 第６図は第３図の誤動作の説明薗である。
は従来の特殊試験システムの構成図、第５図は第３図の
動作特性図、 第６図は第３図の誤動作の説明薗である。
第１図で１１〜１ｎは外部端子、１１．１２は高電圧検
出回路、４ｌは論理ゲート、３１〜３ｍは特殊試験機能
回路である。
出回路、４ｌは論理ゲート、３１〜３ｍは特殊試験機能
回路である。
Claims (1)
- 【特許請求の範囲】 １、半導体装置の複数の外部端子（１１、１２）にそれ
ぞれ接続された高電圧検出回路（２１、２２）と、これ
らの高電圧検出回路の出力を受ける論理ゲート（４１）
を備え、 これら複数の外部端子（１１、１２）に同時に高電圧が
印加されるとき前記論理ゲートの出力により特殊試験機
能回路（３１）を作動させるようにしてなることを特徴
とする特殊試験機能回路を備える半導体装置。 ２、半導体装置の複数の外部端子（１１、１２）にそれ
ぞれ接続された高電圧検出回路（２１、２２）と、これ
らの高電圧検出回路の出力を受ける論理ゲート（４１）
と、 半導体装置の他の複数の外部端子に接続されて、これら
の端子に加えられる信号をデコードするデコーダ（５１
）と、 前記論理ゲートの出力とデコーダの出力を受けて、前記
複数の外部端子に同時に高電圧が印加されるとき、前記
他の複数の外部端子に加えられた信号により指定される
特殊試験機能回路（３１〜３ｍの１つ）を作動させるよ
うにしてなることを特徴とする特殊試験機能回路を備え
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058614A JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058614A JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236471A true JPH02236471A (ja) | 1990-09-19 |
| JP2741887B2 JP2741887B2 (ja) | 1998-04-22 |
Family
ID=13089424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058614A Expired - Fee Related JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741887B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254777A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
-
1989
- 1989-03-10 JP JP1058614A patent/JP2741887B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254777A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6581146B1 (en) | 1995-02-10 | 2003-06-17 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6744673B2 (en) | 1995-02-10 | 2004-06-01 | Micron Technology, Inc. | Feedback biasing integrated circuit |
| US6914822B2 (en) | 1995-02-10 | 2005-07-05 | Micron Technology Inc. | Read-biasing and amplifying system |
| US6996010B2 (en) | 1995-02-10 | 2006-02-07 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741887B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |