JP2741887B2 - 特殊試験機能回路を備える半導体装置 - Google Patents
特殊試験機能回路を備える半導体装置Info
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- JP2741887B2 JP2741887B2 JP1058614A JP5861489A JP2741887B2 JP 2741887 B2 JP2741887 B2 JP 2741887B2 JP 1058614 A JP1058614 A JP 1058614A JP 5861489 A JP5861489 A JP 5861489A JP 2741887 B2 JP2741887 B2 JP 2741887B2
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Description
【発明の詳細な説明】 〔発明の概要〕 半導体装置内部に特殊試験機能回路を設けられた半導
体装置に関し、 ノイズによる特殊試験機能の誤作動を防止することを
目的とし、 半導体装置の複数の外部端子にそれぞれ接続された所
定の動作電圧よりも高い電圧を検出する高電圧検出回路
と、これらの高電圧検出回路の出力を受ける論理ゲート
を備え、これら複数の外部端子に同時に前記所定の動作
電圧よりも高い電圧が印加されるとき前記論理ゲートの
出力により特殊試験機能回路を作動させるよう構成す
る。
体装置に関し、 ノイズによる特殊試験機能の誤作動を防止することを
目的とし、 半導体装置の複数の外部端子にそれぞれ接続された所
定の動作電圧よりも高い電圧を検出する高電圧検出回路
と、これらの高電圧検出回路の出力を受ける論理ゲート
を備え、これら複数の外部端子に同時に前記所定の動作
電圧よりも高い電圧が印加されるとき前記論理ゲートの
出力により特殊試験機能回路を作動させるよう構成す
る。
本発明は、半導体装置内部に特殊試験機能回路を設け
られた半導体装置に関する。
られた半導体装置に関する。
近年、メモリやロジック等のLSIは容量や性能が飛躍
的に向上しているため、従来と同じ方法では信頼性の高
い試験や評価を充分に行うことができない。このため、
最近のこの種の半導体装置は特殊な試験を行う機能を内
蔵し、これを特定の外部端子に高電圧を印加して作動さ
せ得るようにしてある。
的に向上しているため、従来と同じ方法では信頼性の高
い試験や評価を充分に行うことができない。このため、
最近のこの種の半導体装置は特殊な試験を行う機能を内
蔵し、これを特定の外部端子に高電圧を印加して作動さ
せ得るようにしてある。
第４図は従来の特殊試験システムの一例で、11はある
特定の外部端子、21は高電圧検出回路、31は特殊試験機
能回路である。外部端子11はアドレス端子やチップイネ
ーブル（CE）、出力イネーブル（OE）等の制御端子を転
用しており、ここに通常動作モードより高い電圧を印加
したとき高電圧検出回路21が出力VHをＨ（ハイ）にして
特殊試験機能回路31を作動させるようになっている。
特定の外部端子、21は高電圧検出回路、31は特殊試験機
能回路である。外部端子11はアドレス端子やチップイネ
ーブル（CE）、出力イネーブル（OE）等の制御端子を転
用しており、ここに通常動作モードより高い電圧を印加
したとき高電圧検出回路21が出力VHをＨ（ハイ）にして
特殊試験機能回路31を作動させるようになっている。
第４図はこの説明図で、VINは外部端子11に印加され
る入力電圧である。この入力電圧VINはアドレスや制御
信号等の通常の信号では低レベルVILと高レベルVIHの間
で変化する。従って、VIHより高い動作電圧を有する高
電圧検出回路21の出力VHはＬ（ロー）のままである。こ
れに対し、高電圧検出回路21の動作電圧を越える高電圧
を外部端子11に印加すると、出力VHがＨになって特殊試
験機能回路31が作動する。
る入力電圧である。この入力電圧VINはアドレスや制御
信号等の通常の信号では低レベルVILと高レベルVIHの間
で変化する。従って、VIHより高い動作電圧を有する高
電圧検出回路21の出力VHはＬ（ロー）のままである。こ
れに対し、高電圧検出回路21の動作電圧を越える高電圧
を外部端子11に印加すると、出力VHがＨになって特殊試
験機能回路31が作動する。
この特殊試験機能回路31は、例えば全ワード線の同時
選択又は同時非選択という通常動作ではあり得ない特殊
動作を行う。EPROMを例にすると、書込みは読出し等で
使用する電圧VCCより高い電圧VPPを使用するためセルに
とってストレスとなるが、このストレスに耐えるか否か
を全セルについて試験する必要がある。この場合、通常
の如くワード線とビット線の選択でセルを１つずつ選択
していては多大なセルを試験するのに膨大な時間がかか
る。そこで、全ワード線、全ビット線を同時選択し、当
該ワード線、ビット線に属する全セルの耐圧を同時に試
験するという特殊な試験を行なう。なおフローティング
ゲートFGとコントロールゲートCGを備えるEPROMでは、C
GとFGとの間の絶縁層、FGと基板との間の絶縁層を試験
する必要があり、ワード線全選択は前者でまたビット線
全選択は後者で行なう。
選択又は同時非選択という通常動作ではあり得ない特殊
動作を行う。EPROMを例にすると、書込みは読出し等で
使用する電圧VCCより高い電圧VPPを使用するためセルに
とってストレスとなるが、このストレスに耐えるか否か
を全セルについて試験する必要がある。この場合、通常
の如くワード線とビット線の選択でセルを１つずつ選択
していては多大なセルを試験するのに膨大な時間がかか
る。そこで、全ワード線、全ビット線を同時選択し、当
該ワード線、ビット線に属する全セルの耐圧を同時に試
験するという特殊な試験を行なう。なおフローティング
ゲートFGとコントロールゲートCGを備えるEPROMでは、C
GとFGとの間の絶縁層、FGと基板との間の絶縁層を試験
する必要があり、ワード線全選択は前者でまたビット線
全選択は後者で行なう。
〔発明が解決しようとする課題〕 ところで、第４図のシステム構成では外部端子11に第
６図のようなスパイクノイズがのると、それで特殊試験
機能回路31が誤作動してしまうことがある。一般に外部
端子11に入力電圧VINを印加する外部のドライバは、そ
れ自体がスパイクノイズを発生し易い特性を有するた
め、かゝるドライバ出力を受ける端子を前記端子11とし
ても使用すると、通常動作時に特殊試験機能回路を動作
させるという異常自体が発生する。
６図のようなスパイクノイズがのると、それで特殊試験
機能回路31が誤作動してしまうことがある。一般に外部
端子11に入力電圧VINを印加する外部のドライバは、そ
れ自体がスパイクノイズを発生し易い特性を有するた
め、かゝるドライバ出力を受ける端子を前記端子11とし
ても使用すると、通常動作時に特殊試験機能回路を動作
させるという異常自体が発生する。
本発明は、複数の外部端子に同時に高電圧が印加され
たときだけ特殊試験機能を作動させるようにすること
で、ノイズによる特殊試験機能の誤作動を防止すること
を目的としている。
たときだけ特殊試験機能を作動させるようにすること
で、ノイズによる特殊試験機能の誤作動を防止すること
を目的としている。
第１図は本発明の原理図で、11,12は複数の外部端
子、21,22は各外部端子に印加される所定の動作電圧よ
りも高い電圧を検出する高電圧検出回路、31は特殊試験
機能回路である。41は高電圧検出回路21,22の出力VH1,V
H2が共に高電圧を検出したレベルになったときだけ出力
VH0を生じる論理ゲート（例えばアンドゲート）であ
る。
子、21,22は各外部端子に印加される所定の動作電圧よ
りも高い電圧を検出する高電圧検出回路、31は特殊試験
機能回路である。41は高電圧検出回路21,22の出力VH1,V
H2が共に高電圧を検出したレベルになったときだけ出力
VH0を生じる論理ゲート（例えばアンドゲート）であ
る。
第１図（ａ）では論理ゲート41の出力VH0は特殊試験
機能回路31のイネーブル信号になるが、第１図（ｂ）で
はこれはラッチ回路61〜6mのデータ取込み信号になりま
た論理ゲート71〜7mの開放信号になる。この第１図
（ｂ）では他の外部端子（これもアドレス、CE,OEなど
の端子）に加える選択信号のデコーダ51が設けられ、ラ
ッチ61〜6mはこのデコーダ51の１つの出力を取込む。特
殊試験機能回路は複数個ある場合があり、31〜3mはその
各々を示す。
機能回路31のイネーブル信号になるが、第１図（ｂ）で
はこれはラッチ回路61〜6mのデータ取込み信号になりま
た論理ゲート71〜7mの開放信号になる。この第１図
（ｂ）では他の外部端子（これもアドレス、CE,OEなど
の端子）に加える選択信号のデコーダ51が設けられ、ラ
ッチ61〜6mはこのデコーダ51の１つの出力を取込む。特
殊試験機能回路は複数個ある場合があり、31〜3mはその
各々を示す。
本発明では複数の（３以上でもよい）外部端子11,12
に同時に高電圧が印加されたときだけ論理回路41の出力
VH0がＨになって、第１図（ａ）では特殊試験機能回路3
1を作動させ、第１図（ｂ）では端子13〜1nに加えられ
た信号をデコードするデコーダ51の出力をラッチ61〜6m
の該当する１つに取込ませ、アンドゲート71〜7mの該当
する１つを開いて（出力させて）、特殊試験機能回路31
〜3mの該当する１つをイネーブルにする。従って、一部
の外部端子に第５図のようなスパイクノイズが入力して
も、残りの外部端子の電圧が低ければ特殊試験機能回路
31,31〜3mの１つ、は誤作動しない。
に同時に高電圧が印加されたときだけ論理回路41の出力
VH0がＨになって、第１図（ａ）では特殊試験機能回路3
1を作動させ、第１図（ｂ）では端子13〜1nに加えられ
た信号をデコードするデコーダ51の出力をラッチ61〜6m
の該当する１つに取込ませ、アンドゲート71〜7mの該当
する１つを開いて（出力させて）、特殊試験機能回路31
〜3mの該当する１つをイネーブルにする。従って、一部
の外部端子に第５図のようなスパイクノイズが入力して
も、残りの外部端子の電圧が低ければ特殊試験機能回路
31,31〜3mの１つ、は誤作動しない。
外部端子11,12は共にアドレス端子または制御端子で
もよいが、第２図、第３図に示すように一方の外部端子
12をEPROM特有のVPP端子にすると、該端子に接続される
外部電源の出力は安定化されているためノイズがのりに
くゝく誤動作しにくい利点かある。但し、このVPP端子
だけを用いると、通常の書込み時に該端子に高電圧VPP
が印加され、高電圧検出回路が出力を生じて特殊試験機
能回路31が誤作動してしまうため、やはり他の外部端子
を組合せる必要がある。
もよいが、第２図、第３図に示すように一方の外部端子
12をEPROM特有のVPP端子にすると、該端子に接続される
外部電源の出力は安定化されているためノイズがのりに
くゝく誤動作しにくい利点かある。但し、このVPP端子
だけを用いると、通常の書込み時に該端子に高電圧VPP
が印加され、高電圧検出回路が出力を生じて特殊試験機
能回路31が誤作動してしまうため、やはり他の外部端子
を組合せる必要がある。
第３図では複数の特殊試験機能回路31〜3mがある場
合、その１つを他の外部端子13〜1nに入力する信号VIN3
〜VINnの組合せで選択できるようにしている。この外部
端子13〜1nに与える信号VIN3〜VINnは通常のレベルで、
そのH/Lの組合せをデコーダ51でデコードし、デコード
出力VD1〜VDmの１つだけをＨにする。全てのデコード出
力VD1〜VDmはそれぞれラッチ回路61〜6mに入力し、アン
ドゲート41の出力VH0がＬからＨになるタイミングでラ
ッチされる。このラッチ回路61〜6mの出力VL1〜VLmはア
ンドゲート41の出力VH0がＨのときだけ、つまり外部端
子11,12に共に高電圧が印加されたときだけアンドゲー
ト71〜7mを通過する。この結果、ゲート出力VD01〜VD0m
の１つがＨになると、対応する特殊試験機能回路31〜3m
の１つだけが動作する。
合、その１つを他の外部端子13〜1nに入力する信号VIN3
〜VINnの組合せで選択できるようにしている。この外部
端子13〜1nに与える信号VIN3〜VINnは通常のレベルで、
そのH/Lの組合せをデコーダ51でデコードし、デコード
出力VD1〜VDmの１つだけをＨにする。全てのデコード出
力VD1〜VDmはそれぞれラッチ回路61〜6mに入力し、アン
ドゲート41の出力VH0がＬからＨになるタイミングでラ
ッチされる。このラッチ回路61〜6mの出力VL1〜VLmはア
ンドゲート41の出力VH0がＨのときだけ、つまり外部端
子11,12に共に高電圧が印加されたときだけアンドゲー
ト71〜7mを通過する。この結果、ゲート出力VD01〜VD0m
の１つがＨになると、対応する特殊試験機能回路31〜3m
の１つだけが動作する。
このようにすることで、第２図と同様の耐ノイズ性を
有すると共に、複数の特殊試験機能回路毎に高電圧検出
回路21,22を設けずに済む。またラッチ回路61〜6mを設
けてあるため、ゲート41の出力VH0が立上ってデコーダ
出力をラッチ回路に取込ませた後は外部端子13〜1nの入
力VIN3〜VINnを変更しても構わないので、試験中はこれ
らの外部端子13〜1nを本来の用途（例えばアドレス端
子）に使用できる。
有すると共に、複数の特殊試験機能回路毎に高電圧検出
回路21,22を設けずに済む。またラッチ回路61〜6mを設
けてあるため、ゲート41の出力VH0が立上ってデコーダ
出力をラッチ回路に取込ませた後は外部端子13〜1nの入
力VIN3〜VINnを変更しても構わないので、試験中はこれ
らの外部端子13〜1nを本来の用途（例えばアドレス端
子）に使用できる。
以上のべたように本発明によれば、外部端子に高電圧
を印加して作動させる特殊試験機能回路を、スパイクノ
イズ等で誤動作させずに済む利点がある。
を印加して作動させる特殊試験機能回路を、スパイクノ
イズ等で誤動作させずに済む利点がある。
第１図は本発明の原理図、 第２図および第３図は本発明の実施例の構成図、 第４図は従来の特殊試験システムの構成図、 第５図は第３図の動作特性図、 第６図は第３図の誤動作の説明図である。 第１図で11〜1nは外部端子、11,12は高電圧検出回路、4
1は論理ゲート、31〜3mは特殊試験機能回路である。
1は論理ゲート、31〜3mは特殊試験機能回路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−190783（ＪＰ，Ａ) 特開 平１−253670（ＪＰ，Ａ) 特開 昭62−22079（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体装置の複数の外部端子にそれぞれ接
続され、該外部端子に印加される電圧が所定の動作電圧
を超えると出力信号（VH1,VH2）を出力する複数の高電
圧検出回路と、 これら複数の高電圧検出回路の出力信号を受ける一つの
論理ゲートを備え、 これら複数の外部端子に同時に前記所定の動作電圧より
高い電圧が印加されるとき前記論理ゲートの出力により
特殊試験機能回路を作動させるようにしてなることを特
徴とする特殊試験機能回路を備える半導体装置。 - 【請求項２】半導体装置の複数の外部端子にそれぞれ接
続され、該外部端子に印加される電圧が所定の動作電圧
を超えると出力信号（VH1,VH2）を出力する複数の高電
圧検出回路と、 これら複数の高電圧検出回路の出力信号を受ける一つの
論理ゲートと、 半導体装置の他の複数の外部端子に接続されて、これら
の端子に加えられる信号をデコードするデコーダを備
え、 前記論理ゲートの出力とデコーダの出力を受けて、前記
複数の外部端子に同時に前記所定の動作電圧より高い電
圧が印加されるとき、前記他の複数の外部端子に加えら
れた信号により指定される特殊試験機能回路（31〜3mの
１つ）を作動されるようにしてなることを特徴とする特
殊試験機能回路を備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058614A JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058614A JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236471A JPH02236471A (ja) | 1990-09-19 |
| JP2741887B2 true JP2741887B2 (ja) | 1998-04-22 |
Family
ID=13089424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058614A Expired - Fee Related JP2741887B2 (ja) | 1989-03-10 | 1989-03-10 | 特殊試験機能回路を備える半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741887B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254777A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
-
1989
- 1989-03-10 JP JP1058614A patent/JP2741887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02236471A (ja) | 1990-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |