JPH04254777A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04254777A JPH04254777A JP3015064A JP1506491A JPH04254777A JP H04254777 A JPH04254777 A JP H04254777A JP 3015064 A JP3015064 A JP 3015064A JP 1506491 A JP1506491 A JP 1506491A JP H04254777 A JPH04254777 A JP H04254777A
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- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- buffer
- semiconductor integrated
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000872 buffer Substances 0.000 claims abstract description 48
- 238000010586 diagram Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 4
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入力バッファおよび出力バッファの特性測定容易化
回路に関する。
特に入力バッファおよび出力バッファの特性測定容易化
回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図４に示すよ
うに、被測定入力端子１，２，３，被測定入力バッファ
１１，１２，１３，希望する機能を実現する内部機能回
路５０、内部機能回路５０と被測定入力バッファ１１，
１２，１３のそれぞれの出力を選択する選択回路３１，
選択回路３１を制御する信号用の入力端子４，５，入力
バッファ１４，１５，選択回路３１の出力バッファ６３
，出力端子７３を有している。
うに、被測定入力端子１，２，３，被測定入力バッファ
１１，１２，１３，希望する機能を実現する内部機能回
路５０、内部機能回路５０と被測定入力バッファ１１，
１２，１３のそれぞれの出力を選択する選択回路３１，
選択回路３１を制御する信号用の入力端子４，５，入力
バッファ１４，１５，選択回路３１の出力バッファ６３
，出力端子７３を有している。
【０００３】ここで、選択回路３１は、４個のＡＮＤゲ
ートと１個のＮＯＲゲートとからなる。
ートと１個のＮＯＲゲートとからなる。
【０００４】この従来の回路において、被測定入力バッ
ファ１１，１２，１３の全ての出力と、内部機能５０の
出力が選択回路３１に入力され、制御信号によりそれら
の中の１つが選択されるものであった。これにより、出
力バッファ６３，出力端子７３を共有していた。
ファ１１，１２，１３の全ての出力と、内部機能５０の
出力が選択回路３１に入力され、制御信号によりそれら
の中の１つが選択されるものであった。これにより、出
力バッファ６３，出力端子７３を共有していた。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、被測定入力バッファ１１，１２，１３
が増加するに従い、内部機能出力信号と測定用演算出力
信号とを切り換える選択回路３１数も増加させる必要が
あり、半導体集積回路のコストアップを招くという欠点
があった。
体集積回路では、被測定入力バッファ１１，１２，１３
が増加するに従い、内部機能出力信号と測定用演算出力
信号とを切り換える選択回路３１数も増加させる必要が
あり、半導体集積回路のコストアップを招くという欠点
があった。
【０００６】さらに、半導体集積回路の大規模化，多端
子化が進む中で、多端子回路になるほど、選択回路３１
を制御する制御端子を多く必要とするため、所望機能実
現に必要な端子数に制限を設ける必要が生じるなどの欠
点もあった。
子化が進む中で、多端子回路になるほど、選択回路３１
を制御する制御端子を多く必要とするため、所望機能実
現に必要な端子数に制限を設ける必要が生じるなどの欠
点もあった。
【０００７】本発明の目的は、前記欠点を解決し、入力
バッファ数が増加しても、制御端子を多くする必要がな
く、コストダウンを実現できるようにした半導体集積回
路を提供することにある。
バッファ数が増加しても、制御端子を多くする必要がな
く、コストダウンを実現できるようにした半導体集積回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、被測定入力バッファと同じ入力端子から入力
されかつしきい値電圧が電源電圧より高いバッファと、
前記バッファの出力を選択回路の制御信号とする制御部
と、被測定入力バッファの全ての出力を演算する演算部
とを備え、前記選択回路は前記演算部の出力と内部機能
回路の出力とのどちらかを選択する回路であることを特
徴とする。
の構成は、被測定入力バッファと同じ入力端子から入力
されかつしきい値電圧が電源電圧より高いバッファと、
前記バッファの出力を選択回路の制御信号とする制御部
と、被測定入力バッファの全ての出力を演算する演算部
とを備え、前記選択回路は前記演算部の出力と内部機能
回路の出力とのどちらかを選択する回路であることを特
徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示す回路図である。
路を示す回路図である。
【００１０】図１において、本発明の第１の実施例の半
導体集積回路は、入力端子１，３，４，５，６，７がそ
れぞれ入力バッファ１１，１３，１４，１５，１６，１
７に接続され、その出力は内部機能回路５０に入力され
る。
導体集積回路は、入力端子１，３，４，５，６，７がそ
れぞれ入力バッファ１１，１３，１４，１５，１６，１
７に接続され、その出力は内部機能回路５０に入力され
る。
【００１１】また、本実施例で被測定入力バッファとし
ている入力バッファ１３，１４，１５，１６，１７の出
力を論理積回路４１，４２，４３，４４に入力し、その
出力と内部機能回路５０の出力は選択回路３１により選
択され、被測定出力バッファ６３を介して、出力端子７
３より出力する。
ている入力バッファ１３，１４，１５，１６，１７の出
力を論理積回路４１，４２，４３，４４に入力し、その
出力と内部機能回路５０の出力は選択回路３１により選
択され、被測定出力バッファ６３を介して、出力端子７
３より出力する。
【００１２】また、選択回路３１の制御信号の入力は、
測定対象でない入力端子１を用い、しきい値電圧が電源
電圧より高いインバータ２１を接続し、その出力を用い
ている。
測定対象でない入力端子１を用い、しきい値電圧が電源
電圧より高いインバータ２１を接続し、その出力を用い
ている。
【００１３】これにより、入力端子１に電源電圧以上の
電圧が入力された場合のみ、論理積の出力が選択される
回路となっている。
電圧が入力された場合のみ、論理積の出力が選択される
回路となっている。
【００１４】ここで、選択回路３１は、３個のＮＡＮＤ
ゲートからなる。
ゲートからなる。
【００１５】本実施例において、入力端子１に通常の電
源電圧以下の電圧が入力される場合は、選択回路３１に
おいて、内部機能回路５０の出力が選択され、半導体集
積回路は希望する機能を実現する。
源電圧以下の電圧が入力される場合は、選択回路３１に
おいて、内部機能回路５０の出力が選択され、半導体集
積回路は希望する機能を実現する。
【００１６】また、入出力バッファの測定を行う場合、
まず入力端子１に電源電圧以上の電圧を入力し、インバ
ータ２１の出力をロウレベルとし、選択回路３１におい
て論理積回路４４の出力を選択する状態とする。
まず入力端子１に電源電圧以上の電圧を入力し、インバ
ータ２１の出力をロウレベルとし、選択回路３１におい
て論理積回路４４の出力を選択する状態とする。
【００１７】次に、測定する入力バッファ以外の全ての
入力バッファにハイレベルを入力し、被測定入力バッフ
ァの入力信号が選択回路３１を通って出力端子７３に出
力される論理状態に設定する。
入力バッファにハイレベルを入力し、被測定入力バッフ
ァの入力信号が選択回路３１を通って出力端子７３に出
力される論理状態に設定する。
【００１８】その結果、内部機能回路５０の機能に関係
なく、被測定入力バッファの特性を測定する事が可能と
なる。
なく、被測定入力バッファの特性を測定する事が可能と
なる。
【００１９】これにより、被測定入力バッファが増加し
た場合においても、制御信号を入力する端子数も増加せ
ず、選択回路も大きくならない。
た場合においても、制御信号を入力する端子数も増加せ
ず、選択回路も大きくならない。
【００２０】以上のように本実施例は、入出力部に入力
バッファ，出力バッファと、内部に希望する機能を実現
する回路とを持つ集積回路において、入力バッファの出
力を演算する演算部と、内部の機能回路の出力と前記演
算部の出力を選択する選択部とを有し、しきい値が電源
電圧より高い回路により前記選択部を制御する制御部を
備えることを特徴とする。
バッファ，出力バッファと、内部に希望する機能を実現
する回路とを持つ集積回路において、入力バッファの出
力を演算する演算部と、内部の機能回路の出力と前記演
算部の出力を選択する選択部とを有し、しきい値が電源
電圧より高い回路により前記選択部を制御する制御部を
備えることを特徴とする。
【００２１】図２は、本発明の第２の実施例の回路図で
ある。
ある。
【００２２】図２において、本実施例は、図１の回路に
入力端子２，入力バッファ１２，インバータ２２，選択
回路３２を付加した回路となっており、選択回路３２は
３個のＮＡＮＤゲートからなり、その出力は出力バッフ
ァ６３を制御する。その他の部分は、図１と同符号を付
け、同様な部分であることを示す。
入力端子２，入力バッファ１２，インバータ２２，選択
回路３２を付加した回路となっており、選択回路３２は
３個のＮＡＮＤゲートからなり、その出力は出力バッフ
ァ６３を制御する。その他の部分は、図１と同符号を付
け、同様な部分であることを示す。
【００２３】図２に示す実施例が、図１に示す実施例と
異なる点は、出力バッファ６３のハイインピーダンス特
性も測定出来る事であ、ハイインピーダンスを制御する
内部機能回路５０の出力と、測定対象でない入力端子２
に接続された、しきい値電圧が電源電圧より高いインバ
ータ２２の出力が、選択回路３２に入力され、選択回路
３１と同じ制御信号により選択される回路となっている
。
異なる点は、出力バッファ６３のハイインピーダンス特
性も測定出来る事であ、ハイインピーダンスを制御する
内部機能回路５０の出力と、測定対象でない入力端子２
に接続された、しきい値電圧が電源電圧より高いインバ
ータ２２の出力が、選択回路３２に入力され、選択回路
３１と同じ制御信号により選択される回路となっている
。
【００２４】これにより、入力端子１に電源電圧以上の
電圧を入力する事で、選択回路３２はインバータ２２の
出力を選択する機能を持つ。この状態で、入力端子２に
入力される電圧が、電源電圧より高い電圧と低い電圧と
で出力バッファ６３のハイインピーダンスを制御する事
が可能となる。
電圧を入力する事で、選択回路３２はインバータ２２の
出力を選択する機能を持つ。この状態で、入力端子２に
入力される電圧が、電源電圧より高い電圧と低い電圧と
で出力バッファ６３のハイインピーダンスを制御する事
が可能となる。
【００２５】図３は本発明の第３の実施例の回路図であ
る。図３において、本実施例は、それぞれ３個のＮＡＮ
Ｄゲートからなる選択回路３４，３５，出力バッファ６
１，６２，出力端子７１，７２，入力バッファ１７，入
力端子７，インバータ２３が付加されている。
る。図３において、本実施例は、それぞれ３個のＮＡＮ
Ｄゲートからなる選択回路３４，３５，出力バッファ６
１，６２，出力端子７１，７２，入力バッファ１７，入
力端子７，インバータ２３が付加されている。
【００２６】図３に示す実施例が、図１に示す実施例と
異なる点は、全ての入出力バッファの測定が出来る事で
、入力バッファ１１，１２の出力を論理積回路（ＡＮＤ
ゲート）４５に入力し、その出力と内部機能回路５０の
出力を選択回路３４，３５で選択し、それぞれ出力バッ
ファ６１，６２を介して出力端子７１，７２より出力す
る回路となっている。
異なる点は、全ての入出力バッファの測定が出来る事で
、入力バッファ１１，１２の出力を論理積回路（ＡＮＤ
ゲート）４５に入力し、その出力と内部機能回路５０の
出力を選択回路３４，３５で選択し、それぞれ出力バッ
ファ６１，６２を介して出力端子７１，７２より出力す
る回路となっている。
【００２７】また選択回路３４，３５の制御信号を入力
端子７を用いる事で、入力端子７に電源電圧以上の電圧
が入力された場合、入力バッファ１１，１２，出力バッ
ファ６１，６２を測定出来る状態となり、入力端子１に
電源電圧以上の電圧が入力された場合、入力バッファ１
３，１４，１５，１６，１７，出力バッファ６３，６４
を測定出来る状態となる。
端子７を用いる事で、入力端子７に電源電圧以上の電圧
が入力された場合、入力バッファ１１，１２，出力バッ
ファ６１，６２を測定出来る状態となり、入力端子１に
電源電圧以上の電圧が入力された場合、入力バッファ１
３，１４，１５，１６，１７，出力バッファ６３，６４
を測定出来る状態となる。
【００２８】
【発明の効果】以上説明したように、本発明は、被測定
入力バッファの全ての出力を演算する事で、選択回路に
入力する信号数が減り、選択回路も大きくならないので
、被測定入力バッファの増加にも容易に対応する事が可
能であり、また選択回路の制御入力端子を特に測定対象
でない入力端子を用い、電源電圧より高いしきい値を持
つ回路を用いる事で、制御信号専用の入力端子が不要に
なる上に、選択回路の制御信号用のしきい値電圧の高い
回路を複数個用いる事で全ての入出力バッファの測定が
可能である。
入力バッファの全ての出力を演算する事で、選択回路に
入力する信号数が減り、選択回路も大きくならないので
、被測定入力バッファの増加にも容易に対応する事が可
能であり、また選択回路の制御入力端子を特に測定対象
でない入力端子を用い、電源電圧より高いしきい値を持
つ回路を用いる事で、制御信号専用の入力端子が不要に
なる上に、選択回路の制御信号用のしきい値電圧の高い
回路を複数個用いる事で全ての入出力バッファの測定が
可能である。
【００２９】例えば６４端子の入力端子を持つ半導体集
積回路において従来の回路では、制御信号専用の端子が
６端子必要であったが、そのような回路は必要なくなる
という効果がある。
積回路において従来の回路では、制御信号専用の端子が
６端子必要であったが、そのような回路は必要なくなる
という効果がある。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来の半導体集積回路を示す回路図である。
１，２，３，４，５，６，７ 入力端子１１，１
２，１３，１４，１５，１６，１７ 入力バッフ
ァ ２１，２２ しきい値が電源電圧より高いインバ
ータ３１，３２，３３，３４ 選択回路４１，４
２，４３，４４，４５ 論理積回路５０
内部機能回路
２，１３，１４，１５，１６，１７ 入力バッフ
ァ ２１，２２ しきい値が電源電圧より高いインバ
ータ３１，３２，３３，３４ 選択回路４１，４
２，４３，４４，４５ 論理積回路５０
内部機能回路
Claims (1)
- 【請求項１】 入力バッファと同じ入力端子から入力
されかつしきい値電圧が電源電圧より高いバッファと、
前記バッファの出力を選択回路の制御信号とする制御部
と、被測定入力バッファの全ての出力を演算する演算部
とを備え、前記選択回路は前記演算部の出力と内部機能
回路の出力とのどちらかを選択する回路であることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015064A JPH04254777A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015064A JPH04254777A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254777A true JPH04254777A (ja) | 1992-09-10 |
Family
ID=11878415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015064A Pending JPH04254777A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6138576A (ja) * | 1984-07-31 | 1986-02-24 | Nec Corp | 半導体集積回路 |
| JPS6156983A (ja) * | 1984-08-27 | 1986-03-22 | Toshiba Corp | 半導体装置およびそのテスト方法 |
| JPH0285779A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 入出力回路 |
| JPH02213779A (ja) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02236471A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 特殊試験機能回路を備える半導体装置 |
-
1991
- 1991-02-06 JP JP3015064A patent/JPH04254777A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6138576A (ja) * | 1984-07-31 | 1986-02-24 | Nec Corp | 半導体集積回路 |
| JPS6156983A (ja) * | 1984-08-27 | 1986-03-22 | Toshiba Corp | 半導体装置およびそのテスト方法 |
| JPH0285779A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 入出力回路 |
| JPH02213779A (ja) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02236471A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 特殊試験機能回路を備える半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |