KR910013500A - 웨이퍼 형태의 기판상에 집적된 테스트 시스템 및 상기 시스템의 테스트 구조의 파라미터를 측정 및/또는 테스팅하는 방법 - Google Patents

웨이퍼 형태의 기판상에 집적된 테스트 시스템 및 상기 시스템의 테스트 구조의 파라미터를 측정 및/또는 테스팅하는 방법 Download PDF

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Abstract

내용 없음.

Description

웨이퍼 형태의 기판상에 집적된 테스트 시스템 및 상기 시스템의 테스트구조의 파라미터를 측정 및/또는 테스팅하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 및 제3b도는 본 발명에 따른 자체-다중화 4-포인트 테스트 구조의 실시예도,
제4도는 본 발명에 따른 자체-다중화 테스트 구조의 또다른 실시예의 상세도.

Claims (11)

  1. 다수의 테스트 구조중 임의의 하나가 멀티플렉스 회로에 의해 외부적으로 억세스 가능한 동일 연결 단자에 연결될 수 있는 테스트 구조의 파라미터의 측정 및/또는 테스팅을 위해 기판상에 집착된 테스트 시스템에 있어서, 상기 멀티플렉스 회로 및 테스트구조가 동일한 연결 단자에 연결되며, 상기 연결 단자중 한 연결 단자상의 테스트 자극은 상기 테스트 구조가 상기 연결 단자에 연결되었는지를 결정하는 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  2. 제1항에 있어서, 상기 테스트 구조는, 상기 테스트 구조의 응답을 측정하고 테스트 자극을 수신하도록, 스위치를 통해 출력 단자에 연결되는 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  3. 제2항에 있어서, 상이한 테스트 구조의 스위치가 증폭기를 통해 상이한 연결 단자에 연결되는 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  4. 제1항, 제2항에 또는, 제3항에 있어서, 상기 멀티플렉스 회로가 다수의 증폭기를 각각 포함하는 제1 및 제2의 서브-회로를 포함하며, 상기 제1의 서브-회로의 상기 다수의 증폭기가 상이한 연결 단자에 연결되어지며, 상기 제2의 서브-회로의 상기 다수의 증폭기가 각각의 관련 인버터를 통해 상이한 연결 단자에 접속되어지며, 상기 제1의 서브그룹의 증폭기의 각각의 출력과 상기 제2의 서브-그룹의 증폭기의 각각의 출력과 결합은, 상기 동일한 연결단자에 접속된 상기 증폭기의 출력의 결합을 제외하곤, 그 입력이 상기 관련 출력에 연결되며 그 출력이 상기 연결 단자로 테스트 구조의 선택 및 연결을 위해 상기 테스트구조의 스위치의 각각의 그룹을 제어하는 논리 게이트와 관련되어지는 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  5. 제4항에 있어서, 각각의 상기 증폭기가 2개의 직렬로 연결된 인버터를 포함하며, 상기 논리 게이트가 AND-게이트인 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  6. 제4항에 있어서, 각각의 상기 증폭기가 인버터로 구성되며, 상기 논리 게이트가 NOR-게이트인 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  7. 제3항 또는 제4항에 있어서, 상기 증폭기가 2개의 직렬로 연결된 증폭기를 포함하는 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  8. 제2항에 있어서, 상기 증폭기는 동일 의미로 모두 연결되어진 다이오드를 통해 상기 테스트 시스템의 각각의 연결 단자에 연결되는 전압 리드를 통해 공급되어진 것을 특징으로 하는 기판상에 집적된 테스트 시스템.
  9. 다수의 집적 회로가 통상의 패턴으로 제공되며, 커어프 영역에 의해 서로 분리되어지는 웨이퍼의 형태인 기판에 있어서, 제1항, 제2항, 제3항, 제4항, 제5항, 제6항, 제7항 또는, 제8항중 어느 한 항에 청구된 바와 같은 적어도 하나의 집적된 테스트 시스템이 상기 기판상의 상기 커어프 영역에 제공되는 것을 특징으로 하는 웨이퍼 형태의 기판.
  10. 공통 기준 단자라 일컬어지며, 한 세트이 외부적으로 억세스 가능한 연결 단자로부터 공급된 입력과 상기 공통 기준 단자에서의 기준 전압에 따라 스위치-온 전압 또는 스위치-오프 전압을 생성하는 출력을 각각 가진 선택 제어 회로를 통해 수행되어진 선택에 의해 상기한 세트의 외부적으로 억세스 가능한 연결 단자가 스위치를 통해 임의의 한 테스트 구조에 연결 가능한 기판상에 집적된 테스트 시스템의 테스트 구조의 파라미터를 측정 및/또는 테스팅하는 방법에 있어서, 상기 방법은 제1의 기준 전압에서 상기 공통기준 단자를 가진 한 테스트 구조의 파라미터의 제1의 측정과; 상기 제1의 측정과 제2의 측정의 결과의 비교에 의해, 상기 결과가 설정된 임계 이상으로 다르면, 에러를 신호화하기 위해 상기 제1의 기준 전압과는 다른 제2의 기준 전압에서 상기 공통 기준 단자를 가진 상기 동일한 테스트 구조의 상기 동일한 파라미터의 상기 제2의 측정을 포함하는 것을 특징으로 하는 기판상에 집적된 테스트 시스템의 테스트 구조의 파라미터를 측정 및/또는 테스팅하는 방법.
  11. 제10항에 있어서, 상기 공통 기준 단자가 상기 기판을 통해 증폭기에 제공되는 것을 특징으로 하는 기판상에 집적된 테스트 시스템의 테스트 구조의 파라미터를 측정 및/또는 테스팅하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900019654A 1989-12-01 1990-11-30 기판상에 집적된 테스트 시스템,동 테스트 시스템이 제공된 기판 및 동 테스트 시스템의 사용 방법 KR100238744B1 (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046600A (en) * 1995-10-31 2000-04-04 Texas Instruments Incorporated Process of testing integrated circuit dies on a wafer
US5994912A (en) * 1995-10-31 1999-11-30 Texas Instruments Incorporated Fault tolerant selection of die on wafer
US5969538A (en) * 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5760643A (en) * 1995-10-31 1998-06-02 Texas Instruments Incorporated Integrated circuit die with selective pad-to-pad bypass of internal circuitry
US6064219A (en) * 1997-02-05 2000-05-16 Tektronix, Inc. Modular test chip for multi chip module
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6230067B1 (en) * 1999-01-29 2001-05-08 Bp Microsystems In-line programming system and method
JP3277914B2 (ja) * 1999-04-30 2002-04-22 日本電気株式会社 プロセスパラメータ測定回路を有する集積回路装置
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
DE10010285A1 (de) * 2000-02-25 2001-09-13 Infineon Technologies Ag Teststruktur bei integriertem Halbleiter
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US6721913B1 (en) * 2000-04-24 2004-04-13 Marvell International, Ltd. Method and apparatus for testing an interface between separate hardware components
DE10028145C2 (de) * 2000-06-07 2002-04-18 Infineon Technologies Ag Integrierte Schaltungsanordnung zum Testen von Transistoren und Halbleiterscheibe mit einer solchen Schaltungsanordnung
DE10043350C2 (de) * 2000-08-22 2003-01-02 Infineon Technologies Ag Verfahren zur Untersuchung von Strukturen auf einem Wafer
US6624651B1 (en) 2000-10-06 2003-09-23 International Business Machines Corporation Kerf circuit for modeling of BEOL capacitances
DE10115613A1 (de) * 2001-03-29 2002-10-10 Infineon Technologies Ag Integrierte Schaltung mit einem Auswahlschalter für Testschaltungen
DE10119523A1 (de) * 2001-04-20 2002-10-31 Infineon Technologies Ag Substrat, Herstellungsprozess-Überwachungsschaltung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat
US6503765B1 (en) * 2001-07-31 2003-01-07 Xilinx, Inc. Testing vias and contacts in integrated circuit fabrication
DE10240897A1 (de) * 2002-09-04 2004-04-01 Infineon Technologies Ag Substrat, Herstellungsprozess-Überwachungsvorrichtung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat
US7435990B2 (en) * 2003-01-15 2008-10-14 International Business Machines Corporation Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
WO2008052940A2 (en) 2006-10-30 2008-05-08 Koninklijke Philips Electronics N.V. Test structure for detection of defect devices with lowered resistance
US8120356B2 (en) * 2009-06-11 2012-02-21 International Business Machines Corporation Measurement methodology and array structure for statistical stress and test of reliabilty structures
US8823405B1 (en) * 2010-09-10 2014-09-02 Xilinx, Inc. Integrated circuit with power gating
KR102593109B1 (ko) * 2015-09-23 2023-10-26 삼성전자주식회사 반도체 소자 형성 방법, 그의 구조

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3335340A (en) * 1964-02-24 1967-08-08 Ibm Combined transistor and testing structures and fabrication thereof
US3466544A (en) * 1965-10-18 1969-09-09 Boeing Co Integrated circuits having integrated test transformation networks incorporated therewith on common substrate chips
DE2905294A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
DE2905271A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
JPS6188538A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
US4684884A (en) * 1985-07-02 1987-08-04 Gte Communication Systems Corporation Universal test circuit for integrated circuit packages
US4931722A (en) * 1985-11-07 1990-06-05 Control Data Corporation Flexible imbedded test system for VLSI circuits
US4710927A (en) * 1986-07-24 1987-12-01 Integrated Device Technology, Inc. Diagnostic circuit
FR2606887B1 (fr) * 1986-11-18 1989-01-13 Thomson Semiconducteurs Circuit de mesure des caracteristiques dynamiques d'un boitier pour circuit integre rapide, et procede de mesure de ces caracteristiques dynamiques
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
JP2827229B2 (ja) * 1988-10-14 1998-11-25 日本電気株式会社 半導体集積回路

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DE69016947T2 (de) 1995-09-07

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