JPH03274478A - テスト装置及び方法 - Google Patents
テスト装置及び方法Info
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- JPH03274478A JPH03274478A JP2323346A JP32334690A JPH03274478A JP H03274478 A JPH03274478 A JP H03274478A JP 2323346 A JP2323346 A JP 2323346A JP 32334690 A JP32334690 A JP 32334690A JP H03274478 A JPH03274478 A JP H03274478A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/318511—Wafer Test
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は種々のテスト構造のノくラメータを測定及び／
又はテストするために種々のテスト構造の任意の１つを
外部からアクセスし得る同一の接続端子にマルチプレク
サ回路により接続し得るようにした基板上に集積化した
テスト装置に関するものである。
又はテストするために種々のテスト構造の任意の１つを
外部からアクセスし得る同一の接続端子にマルチプレク
サ回路により接続し得るようにした基板上に集積化した
テスト装置に関するものである。
（従来の技術）
この種の集積化テスト構造は１９８６年２月１７〜１８
日にカリフォルニア州 ロングビーチで開催された［Ｉ
ＥＥＥ ＶＬＳＩ Ｗｏｒｋｓｈｏｐ ｏｎ Ｔｅ５ｔ
５ｔｒｕｃｔｕｒｅｓＪの学会誌から既知である。こ
れに発表されたエイ。
日にカリフォルニア州 ロングビーチで開催された［Ｉ
ＥＥＥ ＶＬＳＩ Ｗｏｒｋｓｈｏｐ ｏｎ Ｔｅ５ｔ
５ｔｒｕｃｔｕｒｅｓＪの学会誌から既知である。こ
れに発表されたエイ。
ニジシマ等の論文ｒＭｕｌｔｉｐｌｅｘ Ｔｅ５ｔ ５
ｔｒｕｃｔｕｒｅ；ａ Ｎｏｖｅｌ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ Ｄｅｖｅｌｏｐｍｅｎｔ
ＴＯＯＩＪ ｌこ、プロセス制御モジュール内に含ま
れる種々のテスト構造のパラメータを測定及び／又はテ
ストするための接続端子の数を制限する方法が開示され
ている。この目的のためにマルチプレクサ回路を用い、
これに１０個の外部選択信号を供給し、１０２４種類の
テスト構造を選択し得るようにしている。マルチプレク
サ回路を用いることにより、選択したテスト構造を電源
電圧／刺激が供給されるいくつかの他の接続端子に接続
し、供給された刺激に対するこのテスト構造の応答を他
の接続端子上で測定する。この論文の方法では種々のテ
スト構造とマルチプレクサ回路とを新しいＣＭＯ８技術
及び／又は新しいＣＭＯ８回路の開発に用いるいわゆる
テストチップに組み込む。この種の技術を製造プロセス
の監視に用いる場合、数個のプロセス制御モジュールを
製造すべき半導体ウェファ上に分布させる必要がある。
ｔｒｕｃｔｕｒｅ；ａ Ｎｏｖｅｌ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ Ｄｅｖｅｌｏｐｍｅｎｔ
ＴＯＯＩＪ ｌこ、プロセス制御モジュール内に含ま
れる種々のテスト構造のパラメータを測定及び／又はテ
ストするための接続端子の数を制限する方法が開示され
ている。この目的のためにマルチプレクサ回路を用い、
これに１０個の外部選択信号を供給し、１０２４種類の
テスト構造を選択し得るようにしている。マルチプレク
サ回路を用いることにより、選択したテスト構造を電源
電圧／刺激が供給されるいくつかの他の接続端子に接続
し、供給された刺激に対するこのテスト構造の応答を他
の接続端子上で測定する。この論文の方法では種々のテ
スト構造とマルチプレクサ回路とを新しいＣＭＯ８技術
及び／又は新しいＣＭＯ８回路の開発に用いるいわゆる
テストチップに組み込む。この種の技術を製造プロセス
の監視に用いる場合、数個のプロセス制御モジュールを
製造すべき半導体ウェファ上に分布させる必要がある。
この場合これらのプロセス制御モジュールは集積半導体
回路の製造に用い得る基板表面部分を占める。このこと
はシリコンウェファの歩どまりを減少させる。
回路の製造に用い得る基板表面部分を占める。このこと
はシリコンウェファの歩どまりを減少させる。
（発明が解決しようとする課題）
これがため、プロセス制御モジュールを製造すべき半導
体回路の位置に設けるのをやめて制御モジュール／テス
ト回路を半導体回路を取り囲む分離領域内に設けること
がｒｓｏｌｉｄ ５ｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ。
体回路の位置に設けるのをやめて制御モジュール／テス
ト回路を半導体回路を取り囲む分離領域内に設けること
がｒｓｏｌｉｄ ５ｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ。
１９８５年５月号」に提案されている。そこでは分離領
域が２００μｍの幅を有すると過程しているが、これら
領域は実際にはもっと狭い。他方、テスト回路の接続端
子は８０Ｘ８０μｍ２〜１２５Ｘ１２５μｍ２の比較的
大きな寸法を有するため、テスト回路の接続端子の数を
最少にする必要がある。
域が２００μｍの幅を有すると過程しているが、これら
領域は実際にはもっと狭い。他方、テスト回路の接続端
子は８０Ｘ８０μｍ２〜１２５Ｘ１２５μｍ２の比較的
大きな寸法を有するため、テスト回路の接続端子の数を
最少にする必要がある。
（課題を解決するための手段）
この目的を達成するために、本発明による基板上に集積
化したテスト装置においては、マルチプレクサ回路と種
々のテスト構造とを同一の接続端子に接続し、これら接
続端子の少なくとも１つに与えられるテスト刺激によっ
て、どのテスト構造をこれら接続端子に接続するかを決
定するようにしたことを特徴とする。この集積化テスト
装置は接続端子を電源電圧の供給及び測定すべき信号の
出力端子に用いるだけでなく種々のテスト構造の選択に
も用いる利点を有する。従って、種々のテスト構造を分
離領域内に容易に収納することができる。このことは、
プロセス制御モジュールのために有効シリコン表面を使
用せず、必要な全プロセス制御モジュールを分離領域内
に収納することができるという利点をもたらす。
化したテスト装置においては、マルチプレクサ回路と種
々のテスト構造とを同一の接続端子に接続し、これら接
続端子の少なくとも１つに与えられるテスト刺激によっ
て、どのテスト構造をこれら接続端子に接続するかを決
定するようにしたことを特徴とする。この集積化テスト
装置は接続端子を電源電圧の供給及び測定すべき信号の
出力端子に用いるだけでなく種々のテスト構造の選択に
も用いる利点を有する。従って、種々のテスト構造を分
離領域内に容易に収納することができる。このことは、
プロセス制御モジュールのために有効シリコン表面を使
用せず、必要な全プロセス制御モジュールを分離領域内
に収納することができるという利点をもたらす。
本発明は基板上に集積化されたテスト装置内の種々のテ
スト構造のパラメータを測定及び／又はテストする方法
にも関するものであり、本発明方法では外部からアクセ
スし得る一組の接続端子をスイッチを介して種々のテス
ト構造の任意の１つに選択的に接続し、この選択を共通
基準端子に関連する選択制御回路により実行し、各選択
制御回路は一組の接続端子から給電される入力端子を有
すると共に共通基準端子の基準電圧に依存するスイッチ
オン電圧又はスイッチオフ電圧を発生する出力端子を有
するものとし、この選択時に共通基準端子を第１の電圧
にして１つのテスト構造のパラメータの１回目の測定を
行ない、次いで共通基準端子を第１の電圧と異なる第２
の電圧にして同一のテスト構造の同一のパラメータの２
回目の測定を行い、次に１回目と２回目の測定結果の比
較を行い、これら結果が所定のしきい値より大きく相違
する場合に誤りを信号することを特徴とする。
スト構造のパラメータを測定及び／又はテストする方法
にも関するものであり、本発明方法では外部からアクセ
スし得る一組の接続端子をスイッチを介して種々のテス
ト構造の任意の１つに選択的に接続し、この選択を共通
基準端子に関連する選択制御回路により実行し、各選択
制御回路は一組の接続端子から給電される入力端子を有
すると共に共通基準端子の基準電圧に依存するスイッチ
オン電圧又はスイッチオフ電圧を発生する出力端子を有
するものとし、この選択時に共通基準端子を第１の電圧
にして１つのテスト構造のパラメータの１回目の測定を
行ない、次いで共通基準端子を第１の電圧と異なる第２
の電圧にして同一のテスト構造の同一のパラメータの２
回目の測定を行い、次に１回目と２回目の測定結果の比
較を行い、これら結果が所定のしきい値より大きく相違
する場合に誤りを信号することを特徴とする。
この方法は特にスイッチのしきい値電圧を十分高くする
ことが保証し得ない場合に有用である。選択されていな
いテスト構造のスイッチを流れるリーク電流は基準電圧
によりスイッチオフ電圧を変化させることにより変化す
る。従って測定結果の実質的な変化はリーク電流の存在
を示し、これにより測定結果は疑わしいことを信号する
。
ことが保証し得ない場合に有用である。選択されていな
いテスト構造のスイッチを流れるリーク電流は基準電圧
によりスイッチオフ電圧を変化させることにより変化す
る。従って測定結果の実質的な変化はリーク電流の存在
を示し、これにより測定結果は疑わしいことを信号する
。
以下、本発明を図示の実施例につき詳細に説明する。
第１図に示すシリコンウェファＷは集積回路ＩＣの矩形
パターンを具える。これら集積回路ＩＣは分離領域Ｋに
より互いに分離されている。更に、ＴＩＣで示すテスト
回路を半導体ウェファ上に、集積回路１ｃの矩形パター
ン内に設けることができる。
パターンを具える。これら集積回路ＩＣは分離領域Ｋに
より互いに分離されている。更に、ＴＩＣで示すテスト
回路を半導体ウェファ上に、集積回路１ｃの矩形パター
ン内に設けることができる。
このようなテスト回路ＴＩＣはケルビン測定及びファン
デル パラ測定等の４ポイント測定のような多数の接続
端子を必要とするテスト構造を収納するのにしばしば用
いられてきた。これがため、テスト構造のための接続端
子の数を制限する必要がある。マルチプレクサ回路をテ
スト構造と組合せることが前述の引用文献ｒ ＩＥＥＥ
ＶＬＳＩ Ｗｏｒｋｓｈｏｐｏｎ Ｔｅ５ｔ ５ｔｒ
ｕｃｔｕｒｅ Ｊから既知である。このようにすると接
続端子の数が著しく減少し、テスト構造をＩＣ間の分離
領域内に収納することができる。
デル パラ測定等の４ポイント測定のような多数の接続
端子を必要とするテスト構造を収納するのにしばしば用
いられてきた。これがため、テスト構造のための接続端
子の数を制限する必要がある。マルチプレクサ回路をテ
スト構造と組合せることが前述の引用文献ｒ ＩＥＥＥ
ＶＬＳＩ Ｗｏｒｋｓｈｏｐｏｎ Ｔｅ５ｔ ５ｔｒ
ｕｃｔｕｒｅ Ｊから既知である。このようにすると接
続端子の数が著しく減少し、テスト構造をＩＣ間の分離
領域内に収納することができる。
第２図はテスト構造の一例を示し、本例では３つの直列
接続抵抗Ｒ１１Ｒ２及びＲ３から成る。この抵抗構造Ｒ
，，Ｒ，及びＲ３に電流を流すか電圧を印加し、次いで
この抵抗構造の選択した部分における消費電流及び電圧
を測定する。抵抗Ｒ１及びＲ３は寄生直列抵抗値を含む
。スイッチＳ、、 Ｒ２，Ｓ、及びＳ４ニよりテスト構
造を電源端子１及び２とテストポイント３及び４に接続
する。これらスイッチにより生ずる寄生抵抗値も抵抗Ｒ
１及びＲ３に含まれる。スイッチＳＩＴ Ｒ２，Ｒ３及
びＲ４はマルチプレクサ回路により制御され、この回路
によりどのテスト構造が接続端子１． ２． ３及び４
に接続されるかが決定される。電圧刺激を接続端子ｌ及
び２に印加し、この刺激に対するテスト構造の応答を端
子３及び４で測定する。例えば前述のｒｌＥＥＥ ＶＬ
ＳＩ Ｗｏｒｋｓｈｏｐｏｎ Ｔｅ５ｔ ５ｔｒｕｃｔ
ｕｒｅ」から既知の従来の技術では、各接続端子を刺激
の供給、応答の測定及びマルチプレクサ回路の制御に用
いている。
接続抵抗Ｒ１１Ｒ２及びＲ３から成る。この抵抗構造Ｒ
，，Ｒ，及びＲ３に電流を流すか電圧を印加し、次いで
この抵抗構造の選択した部分における消費電流及び電圧
を測定する。抵抗Ｒ１及びＲ３は寄生直列抵抗値を含む
。スイッチＳ、、 Ｒ２，Ｓ、及びＳ４ニよりテスト構
造を電源端子１及び２とテストポイント３及び４に接続
する。これらスイッチにより生ずる寄生抵抗値も抵抗Ｒ
１及びＲ３に含まれる。スイッチＳＩＴ Ｒ２，Ｒ３及
びＲ４はマルチプレクサ回路により制御され、この回路
によりどのテスト構造が接続端子１． ２． ３及び４
に接続されるかが決定される。電圧刺激を接続端子ｌ及
び２に印加し、この刺激に対するテスト構造の応答を端
子３及び４で測定する。例えば前述のｒｌＥＥＥ ＶＬ
ＳＩ Ｗｏｒｋｓｈｏｐｏｎ Ｔｅ５ｔ ５ｔｒｕｃｔ
ｕｒｅ」から既知の従来の技術では、各接続端子を刺激
の供給、応答の測定及びマルチプレクサ回路の制御に用
いている。
（実施例）
第３ａ及び３ｂ図は基板上に集積するようにした本発明
によるテスト装置の回路の一好適実施例を示す。従来の
技術のものと比較して必要とされる接続端子の数が著し
く少な（なる。第２図に示す４ポイントテスト構造の例
は同時に開閉される４個のスイッチＳｌ、 Ｒ２，Ｒ３
及びＳ、を具える。第３ａ図はこのような４ポイントテ
スト構造を４個具えている。従来の技術では６個の接続
端子、即ち刺激用の２個の接続端子、応答測定用の２個
の接続端子及びマルチプレクサ回路制御用の２個の接続
端子を必要とする。第３ａ図には４個のテスト構造をＲ
１，、Ｒ２，、Ｒ３，； Ｒｌｂ 、 Ｒ２ｂ 、 Ｒ
３ｂ ： Ｒｌｃ。
によるテスト装置の回路の一好適実施例を示す。従来の
技術のものと比較して必要とされる接続端子の数が著し
く少な（なる。第２図に示す４ポイントテスト構造の例
は同時に開閉される４個のスイッチＳｌ、 Ｒ２，Ｒ３
及びＳ、を具える。第３ａ図はこのような４ポイントテ
スト構造を４個具えている。従来の技術では６個の接続
端子、即ち刺激用の２個の接続端子、応答測定用の２個
の接続端子及びマルチプレクサ回路制御用の２個の接続
端子を必要とする。第３ａ図には４個のテスト構造をＲ
１，、Ｒ２，、Ｒ３，； Ｒｌｂ 、 Ｒ２ｂ 、 Ｒ
３ｂ ： Ｒｌｃ。
Ｒ２ｃ、 Ｒ３ｃ； Ｒｌａ 、 Ｒ２ａ 、 Ｒ３ａ
として示しである。
として示しである。
第１テスト構造Ｒ１，、Ｒ２，、Ｒ３，はノードａに十
分高い制御電圧が供給されるとき４個の半導体スイッチ
（ＭＯＳ トランジスタ） Ａｌｌ Ａ２． Ａ３及び
Ａ４により接続端子３１．３２．３３及び３４に接続さ
れるようにする。これらトランジスタ対工〜Ａ４の４個
の制御電極をこの目的のためにノードａに接続する。同
様に、テスト構造Ｒ１，、Ｒ２，、Ｒ３ｂを４個のスイ
ッチ（ＭＯＳ ）ランジスタ） ＢＩＴ Ｂ２＋ Ｒ３
及びＲ４を経て同一の出力端子３１．３２．３３及び３
４に接続する。これらトランジスタＢ、、 Ｂ、、 Ｒ
３及びＲ４のゲート電極をノードｂに接続する。テスト
構造Ｒ１ｂ 、 Ｒ２ｂ 、 Ｒ３ｂの接続端子３１及
び３２への接続をテスト構造Ｒ１，。
分高い制御電圧が供給されるとき４個の半導体スイッチ
（ＭＯＳ トランジスタ） Ａｌｌ Ａ２． Ａ３及び
Ａ４により接続端子３１．３２．３３及び３４に接続さ
れるようにする。これらトランジスタ対工〜Ａ４の４個
の制御電極をこの目的のためにノードａに接続する。同
様に、テスト構造Ｒ１，、Ｒ２，、Ｒ３ｂを４個のスイ
ッチ（ＭＯＳ ）ランジスタ） ＢＩＴ Ｂ２＋ Ｒ３
及びＲ４を経て同一の出力端子３１．３２．３３及び３
４に接続する。これらトランジスタＢ、、 Ｂ、、 Ｒ
３及びＲ４のゲート電極をノードｂに接続する。テスト
構造Ｒ１ｂ 、 Ｒ２ｂ 、 Ｒ３ｂの接続端子３１及
び３２への接続をテスト構造Ｒ１，。
Ｒ２，、Ｒ３，のその接続と交換しである点に注意され
たい。しかし、Ｒ２，の出力端子３３及び３４への接続
はＲ２，のその接続と交換してない。従って、このとき
端子３１の代わりに端子３２に供給される刺激に対する
端子３３及び３４で測定される応答の極性が逆になる。
たい。しかし、Ｒ２，の出力端子３３及び３４への接続
はＲ２，のその接続と交換してない。従って、このとき
端子３１の代わりに端子３２に供給される刺激に対する
端子３３及び３４で測定される応答の極性が逆になる。
この極性の逆転は出力端子３３及び３４の抵抗Ｒ２ｂへ
の接続を交換することにより除去することができる。第
３ａ図には４個のスイッチ（ＭＯＳ トランジスタ）
ＣＩｌ Ｃ２，Ｃ３及びＣ４を経て接続端子３１〜３４
に接続された第３のテスト構造Ｒ１，、Ｒ２，ｅ。
の接続を交換することにより除去することができる。第
３ａ図には４個のスイッチ（ＭＯＳ トランジスタ）
ＣＩｌ Ｃ２，Ｃ３及びＣ４を経て接続端子３１〜３４
に接続された第３のテスト構造Ｒ１，、Ｒ２，ｅ。
Ｒ３ｅが示されている。これらトランジスタ０１〜Ｃ４
の全てのゲート電極をノードＣに接続する。十分に高い
電圧がこのノードＣに供給されると、これらスイッチが
テスト構造Ｒ１，、Ｒ２ｃ、 Ｒ３ｃを接続端子３１〜
３４に接続する。この場合にはこのテスト構造とこれら
接続端子との間の接続を刺激が接続端子３３を経て供給
され、その応答が接続端子３１及び３２で測定されるよ
うにする。第３ａ図に示す第４のテスト構造は４個のス
イッチ（ＭＯＳトランジスタ）Ｄ１〜Ｄ４を経て接続端
子３１〜３４に接続されるテスト構造Ｒ１ａ 、 Ｒ２
ａ 、 Ｒ３ｄを具えている。この接続は、刺激が接続
端子３４に供給され、その応答が接続端子３１及び３２
に現れるように実現し、この場合の応答の極性はテスト
構造Ｒ１゜、 Ｒ２゜、 Ｒ３Ｃの応答と逆極性になる
。
の全てのゲート電極をノードＣに接続する。十分に高い
電圧がこのノードＣに供給されると、これらスイッチが
テスト構造Ｒ１，、Ｒ２ｃ、 Ｒ３ｃを接続端子３１〜
３４に接続する。この場合にはこのテスト構造とこれら
接続端子との間の接続を刺激が接続端子３３を経て供給
され、その応答が接続端子３１及び３２で測定されるよ
うにする。第３ａ図に示す第４のテスト構造は４個のス
イッチ（ＭＯＳトランジスタ）Ｄ１〜Ｄ４を経て接続端
子３１〜３４に接続されるテスト構造Ｒ１ａ 、 Ｒ２
ａ 、 Ｒ３ｄを具えている。この接続は、刺激が接続
端子３４に供給され、その応答が接続端子３１及び３２
に現れるように実現し、この場合の応答の極性はテスト
構造Ｒ１゜、 Ｒ２゜、 Ｒ３Ｃの応答と逆極性になる
。
第３ｂ図は本発明テスト装置の他の部分３０を示し、こ
のサブ回路３０は第３ａ図のノード３１〜３４に接続さ
れた入力端子３１〜３４を具える。それぞれトランジス
タＴ＋＋ Ｌｌ； Ｔ２． Ｒ２； Ｔｓ、 Ｒ３及び
Ｔ、、 Ｌ、から成る４個の増幅器を入力端子３１〜３
４に接続し、それらのトランジスタＴ１〜Ｔ４のゲート
電極をそれぞれ入力端子３１〜３４に接続する。トラン
ジスタ対Ｔｌ＋ ｔ、。
のサブ回路３０は第３ａ図のノード３１〜３４に接続さ
れた入力端子３１〜３４を具える。それぞれトランジス
タＴ＋＋ Ｌｌ； Ｔ２． Ｒ２； Ｔｓ、 Ｒ３及び
Ｔ、、 Ｌ、から成る４個の増幅器を入力端子３１〜３
４に接続し、それらのトランジスタＴ１〜Ｔ４のゲート
電極をそれぞれ入力端子３１〜３４に接続する。トラン
ジスタ対Ｔｌ＋ ｔ、。
〜Ｔ４＋ Ｌ４の各々を電源ラインＶと電流源Ｃ８との
間に接続する。電流源Ｃ３の他側を共通の“接地”端子
Ｇに接続し、この共通端子を基板又は特別の共通接地接
続端子に接続する。トランジスタＬ１〜Ｌ４は負荷とし
て接続する。トランジスタＬ１＋ ’ｒｌ〜Ｌ４＋Ｔ４
から成る４個の増幅器の出力端子をインバータＩ、〜■
４の入力端子に接続する。これらインバータも電源ライ
ンＶ及び共通端子Ｇを経て給電する。
間に接続する。電流源Ｃ３の他側を共通の“接地”端子
Ｇに接続し、この共通端子を基板又は特別の共通接地接
続端子に接続する。トランジスタＬ１〜Ｌ４は負荷とし
て接続する。トランジスタＬ１＋ ’ｒｌ〜Ｌ４＋Ｔ４
から成る４個の増幅器の出力端子をインバータＩ、〜■
４の入力端子に接続する。これらインバータも電源ライ
ンＶ及び共通端子Ｇを経て給電する。
これら４個のインバータＩ、−１，の出力端子をもって
第３ａ図のスイッチＡ １〜Ａ ４ 、８１〜Ｂ ４
、 Ｃｒ 〜Ｃ、及びＤ１〜Ｄ４をそれぞれ制御する接
続点ａ、 ｂ、 ｃ及びｄを構成する。トランジス
タＴ＋、 Ｌ＋〜Ｔ、、 Ｌ４からなる増幅器及びイン
バータ１１〜Ｉ４のための電源（電源ラインＶから与え
られる）は４個の接続端子３１〜３４の１つに供給され
る刺激から得られるようにする。この目的のために、入
力端子３１〜３４をダイオードＤ１〜Ｄ４を経て電源ラ
イン■に接続する。
第３ａ図のスイッチＡ １〜Ａ ４ 、８１〜Ｂ ４
、 Ｃｒ 〜Ｃ、及びＤ１〜Ｄ４をそれぞれ制御する接
続点ａ、 ｂ、 ｃ及びｄを構成する。トランジス
タＴ＋、 Ｌ＋〜Ｔ、、 Ｌ４からなる増幅器及びイン
バータ１１〜Ｉ４のための電源（電源ラインＶから与え
られる）は４個の接続端子３１〜３４の１つに供給され
る刺激から得られるようにする。この目的のために、入
力端子３１〜３４をダイオードＤ１〜Ｄ４を経て電源ラ
イン■に接続する。
第３ｂ図に示す回路の動作は次の通りである。刺激が接
続端子３１に供給されると、出力ノードａがインバータ
ＴＩ＋ ｔ、ｌ及びＩ１を経て高論理レベルになるため
テスト構造Ｒ１，、Ｒ２，、Ｒ３□が選択される（第３
ａ図）。他の出力ノード（インバータ１２．１３及びＩ
、の出力端子）は、関連する入力端子３２〜３４に供給
される電圧が十分に高くないため、共通端子Ｇで決まる
低電圧レベルに維持される。テスト構造Ｒ１，、Ｒ２，
及びＲ３，を構成する第３ａ図に示す分圧器は、ノード
３３及び３４の電圧が増幅器／インバータＴ、、 １．
及びＴ４． Ｉ４のしきい値電圧を越えない十分低い値
に維持されるように設計する必要がある。接続端子３２
の電圧は０ボルトであるため、全刺激がテスト構造Ｒ１
，、Ｒ２，及びＲ３，間に印加され、スイッチ（トラン
ジスタ）Ａ１−Ａ４が閉じ、応答が出力端子３３及び３
４で測定される。同時に、ノードｂ、ｃ、ｄの電圧が十
分に低く、スイッチ（トランジスタ）８１〜Ｂ４． Ｃ
１〜Ｃ，、Ｄ、〜Ｄ４が開いたままであれば、この応答
はＲ１，、Ｒ２，、Ｒ３の特性を反映するものとなる。
続端子３１に供給されると、出力ノードａがインバータ
ＴＩ＋ ｔ、ｌ及びＩ１を経て高論理レベルになるため
テスト構造Ｒ１，、Ｒ２，、Ｒ３□が選択される（第３
ａ図）。他の出力ノード（インバータ１２．１３及びＩ
、の出力端子）は、関連する入力端子３２〜３４に供給
される電圧が十分に高くないため、共通端子Ｇで決まる
低電圧レベルに維持される。テスト構造Ｒ１，、Ｒ２，
及びＲ３，を構成する第３ａ図に示す分圧器は、ノード
３３及び３４の電圧が増幅器／インバータＴ、、 １．
及びＴ４． Ｉ４のしきい値電圧を越えない十分低い値
に維持されるように設計する必要がある。接続端子３２
の電圧は０ボルトであるため、全刺激がテスト構造Ｒ１
，、Ｒ２，及びＲ３，間に印加され、スイッチ（トラン
ジスタ）Ａ１−Ａ４が閉じ、応答が出力端子３３及び３
４で測定される。同時に、ノードｂ、ｃ、ｄの電圧が十
分に低く、スイッチ（トランジスタ）８１〜Ｂ４． Ｃ
１〜Ｃ，、Ｄ、〜Ｄ４が開いたままであれば、この応答
はＲ１，、Ｒ２，、Ｒ３の特性を反映するものとなる。
スイッチ（トランジスタ） Ｂ＋〜Ｂ、、 Ｃ，〜Ｃ４
，ＤＩ〜Ｄ、の何れか一つを流れるリーク電流はこの測
定に影響を与える。これは、これらスイッチ（トランジ
スタ）のしきい値電圧の適切な選択により防止すること
ができる。しかし、場合によっては、例えばプロセス変
動に関連してしきい値電圧にプロセス制約がある場合に
はリーク電流は不可避である。このような場合には、リ
ーク電流の影響は共通端子Ｇの電圧をもっと低くして測
定をくり返すことにより検出するたとができ、また除去
することもできる。
，ＤＩ〜Ｄ、の何れか一つを流れるリーク電流はこの測
定に影響を与える。これは、これらスイッチ（トランジ
スタ）のしきい値電圧の適切な選択により防止すること
ができる。しかし、場合によっては、例えばプロセス変
動に関連してしきい値電圧にプロセス制約がある場合に
はリーク電流は不可避である。このような場合には、リ
ーク電流の影響は共通端子Ｇの電圧をもっと低くして測
定をくり返すことにより検出するたとができ、また除去
することもできる。
他の状態において刺激が接続端子３３に供給され、端子
３４が０ボルトに維持される場合には、インバータ■３
の出力端子（ノードＣ）が高論理レベルになるためトラ
ンジスタＣ１〜Ｃ９がターンオンする（第３ａ図参照）
。テスト構造Ｒ１ｃｍＲ３゜が接続端子３３及び３４に
接続されるため、全刺激がこれら端子間に印加され、そ
の応答を端子３１及び３２で測定することができる。以
上から、本例実施例では４個の異なるテスト構造を４個
の接続端子により選択し、刺激に対する応答を測定する
ことができること明らかである。前述の従来の技術では
６個の接続端子を必要とする。１０２４個の異なるテス
ト構造をテスト装置により測定する必要がある場合本発
明では１２個の接続端子を必要とするのに対し、従来の
技術では１７個の接続端子を必要とする。
３４が０ボルトに維持される場合には、インバータ■３
の出力端子（ノードＣ）が高論理レベルになるためトラ
ンジスタＣ１〜Ｃ９がターンオンする（第３ａ図参照）
。テスト構造Ｒ１ｃｍＲ３゜が接続端子３３及び３４に
接続されるため、全刺激がこれら端子間に印加され、そ
の応答を端子３１及び３２で測定することができる。以
上から、本例実施例では４個の異なるテスト構造を４個
の接続端子により選択し、刺激に対する応答を測定する
ことができること明らかである。前述の従来の技術では
６個の接続端子を必要とする。１０２４個の異なるテス
ト構造をテスト装置により測定する必要がある場合本発
明では１２個の接続端子を必要とするのに対し、従来の
技術では１７個の接続端子を必要とする。
第４図は本発明によるセルフマルチプレクシングテスト
構造の他の実施例を示す。セルフマルチプレクシングテ
スト構造のこの部分は半導体ウェファ上のテスト構造を
選択する電子回路を具えている。図示の電子回路を用い
て１２個の異なるテスト構造の１つを選択することがで
き、選択したテスト構造を第２図に示すスイッチにより
２個の電源端子及び２個の応答測定用接続端子に接続す
ることができる。これら４個の接続端子は第４図に４１
、４２．４３及び４４で示しである。これら４個の接続
端子４１〜４４に、第３ｂ図に示す回路３０と同一の構
成を有するサブ回路３０１を接続する。第４図に示す回
路はもう１つのサブ回路３０２も具え、このサブ回路の
４個の入力端子をインバータ１４□〜＋４４を経て接続
端子４１〜４４に接続する。サブ回路３０２は、ダイオ
ード貼〜Ｄ、をインバータ１４１〜Ｉ４４の出力端子に
接続しないで接続端子４１〜４４に直接接続する点を除
いて第３ｂ図に示す回路３０と同様に構成する。サブ回
路３０１の出力端子ａｈ、 ｂｈ、 ａｈ及びｄｈを論
理ゲートＰ１２〜Ｐａ＜： Ｐｂｔ＋ Ｐｂａ〜Ｐ
ｂ４：Ｐ。ｌ＋ Ｐｅ２＋ Ｐｃ４及びＰａ＋〜Ｐ
ａ３にそれぞれ接続する。サブ回路３０２の出力端子ａ
ｌ、 ｂｌ、 ｃｌ及びｄｌを論理ゲートＰｂ＋＋
Ｐｅｌ＋ Ｐｄｌ ： Ｐａ２＋ Ｐｃ２＋Ｐｄ２
＋ Ｐａ３ｔ Ｐｂｓ＋ Ｐｄ２： Ｐａ４＋
Ｐｂ４＋ Ｐｃ４にそれぞれ接続する。
構造の他の実施例を示す。セルフマルチプレクシングテ
スト構造のこの部分は半導体ウェファ上のテスト構造を
選択する電子回路を具えている。図示の電子回路を用い
て１２個の異なるテスト構造の１つを選択することがで
き、選択したテスト構造を第２図に示すスイッチにより
２個の電源端子及び２個の応答測定用接続端子に接続す
ることができる。これら４個の接続端子は第４図に４１
、４２．４３及び４４で示しである。これら４個の接続
端子４１〜４４に、第３ｂ図に示す回路３０と同一の構
成を有するサブ回路３０１を接続する。第４図に示す回
路はもう１つのサブ回路３０２も具え、このサブ回路の
４個の入力端子をインバータ１４□〜＋４４を経て接続
端子４１〜４４に接続する。サブ回路３０２は、ダイオ
ード貼〜Ｄ、をインバータ１４１〜Ｉ４４の出力端子に
接続しないで接続端子４１〜４４に直接接続する点を除
いて第３ｂ図に示す回路３０と同様に構成する。サブ回
路３０１の出力端子ａｈ、 ｂｈ、 ａｈ及びｄｈを論
理ゲートＰ１２〜Ｐａ＜： Ｐｂｔ＋ Ｐｂａ〜Ｐ
ｂ４：Ｐ。ｌ＋ Ｐｅ２＋ Ｐｃ４及びＰａ＋〜Ｐ
ａ３にそれぞれ接続する。サブ回路３０２の出力端子ａ
ｌ、 ｂｌ、 ｃｌ及びｄｌを論理ゲートＰｂ＋＋
Ｐｅｌ＋ Ｐｄｌ ： Ｐａ２＋ Ｐｃ２＋Ｐｄ２
＋ Ｐａ３ｔ Ｐｂｓ＋ Ｐｄ２： Ｐａ４＋
Ｐｂ４＋ Ｐｃ４にそれぞれ接続する。
第４図に示すマルチプレクサ回路の動作は次の通りであ
る。サブ回路３０１及び３０２の出力端子に接続された
論理ゲートはＡＮＤゲートである。電圧＋■が接続端子
４１に供給されると、サブ回路３０１の出力端子ａｈが
高論理レベルになる。０■の信号が接続端子４４に供給
されるとサブ回路３０１の出力端子ｄｈも高論理レベル
になる。これは、接続端子４４の０■信号がインバータ
１４４によりサブ回路３０２の入力端子において高論理
信号に変換されるためである。論理ＡＮＤゲートＰ、４
は回路３０１の出力端子ａｈとサブ回路３０２の出力端
子ｄｉとに接続されている結果、このゲートｐ、、の出
力端子ｍｍが高論理レベルになり、これに接続されたス
イッチの閉成により１２個のテスト構造の１つが選択さ
れる。これらスイッチは、第１スイツチがテスト構造を
電源端子４１に接続し、他の１つのスイッチがテスト構
造をＯ■接続端子４４に接続し、他の２つのスイッチが
テスト構造を刺激に対する応答を測定する接続端子４２
及び４３に接続するよう構成する。論理ゲートＰ、４の
出力ｍｍによるテスト構造のスイッチオン後に、駆動さ
れたテスト構造の抵抗の直列接続により生ずる分圧作用
のために接続端子４２及び４３の電圧が上昇する。低論
理信号を高論理レベルに変換するインバータ１，１〜１
４４の変換しきい値電圧をスイッチ構造分圧器により端
子４２及び４３に発生する電圧より低くする必要かある
こと明らかである。電源電圧Ｖ及びＯｖ雷電圧他の接続
端子、例えば４２及び４４に供給されると、他のテスト
構造、例えばＡＮＤゲートＰ、４の出力信号ｎｎで駆動
されるテスト構造が選択される。
る。サブ回路３０１及び３０２の出力端子に接続された
論理ゲートはＡＮＤゲートである。電圧＋■が接続端子
４１に供給されると、サブ回路３０１の出力端子ａｈが
高論理レベルになる。０■の信号が接続端子４４に供給
されるとサブ回路３０１の出力端子ｄｈも高論理レベル
になる。これは、接続端子４４の０■信号がインバータ
１４４によりサブ回路３０２の入力端子において高論理
信号に変換されるためである。論理ＡＮＤゲートＰ、４
は回路３０１の出力端子ａｈとサブ回路３０２の出力端
子ｄｉとに接続されている結果、このゲートｐ、、の出
力端子ｍｍが高論理レベルになり、これに接続されたス
イッチの閉成により１２個のテスト構造の１つが選択さ
れる。これらスイッチは、第１スイツチがテスト構造を
電源端子４１に接続し、他の１つのスイッチがテスト構
造をＯ■接続端子４４に接続し、他の２つのスイッチが
テスト構造を刺激に対する応答を測定する接続端子４２
及び４３に接続するよう構成する。論理ゲートＰ、４の
出力ｍｍによるテスト構造のスイッチオン後に、駆動さ
れたテスト構造の抵抗の直列接続により生ずる分圧作用
のために接続端子４２及び４３の電圧が上昇する。低論
理信号を高論理レベルに変換するインバータ１，１〜１
４４の変換しきい値電圧をスイッチ構造分圧器により端
子４２及び４３に発生する電圧より低くする必要かある
こと明らかである。電源電圧Ｖ及びＯｖ雷電圧他の接続
端子、例えば４２及び４４に供給されると、他のテスト
構造、例えばＡＮＤゲートＰ、４の出力信号ｎｎで駆動
されるテスト構造が選択される。
論理ＡＮＤゲートＰ１□〜Ｐ ＠４： Ｐｂｌ＋
Ｐｂ３＋ Ｐｂ４：Ｐｃｔ、 Ｐ。２＋ Ｐ。４；
Ｐａｔ〜Ｐｄ３は単一のＮＭＯＳトランジスタとし
て構成することかできる。この場合にはこれらトランジ
スタのドレインをサブ回路３０１の出力端子にそれぞれ
接続すると共にそれらのゲートをサブ回路３０２の出力
端子にそれぞれ接続する。次いでこれらトランジスタの
ソースを第２ｂ図に示すスイッチのゲートに接続する。
Ｐｂ３＋ Ｐｂ４：Ｐｃｔ、 Ｐ。２＋ Ｐ。４；
Ｐａｔ〜Ｐｄ３は単一のＮＭＯＳトランジスタとし
て構成することかできる。この場合にはこれらトランジ
スタのドレインをサブ回路３０１の出力端子にそれぞれ
接続すると共にそれらのゲートをサブ回路３０２の出力
端子にそれぞれ接続する。次いでこれらトランジスタの
ソースを第２ｂ図に示すスイッチのゲートに接続する。
テストサイクルの終了後のこれらのスイッチの減勢のた
めに、トランジスタとして構成したこれらＡＮＤゲート
のソースを負荷を経てＯｖラインに接続するのか有利で
ある。
めに、トランジスタとして構成したこれらＡＮＤゲート
のソースを負荷を経てＯｖラインに接続するのか有利で
ある。
サブ回路３０１及び３０２は第３ｂ図に１１〜ｌ、で示
すインバータを省略して簡単化するこもできる。しかし
、この場合には第４図に示す論理ＡＮＤゲートを論理Ｎ
ＯＲゲートと置き替える必要がある。この場合には必要
とされる素子の数が少なくなり有利であること勿論であ
る。
すインバータを省略して簡単化するこもできる。しかし
、この場合には第４図に示す論理ＡＮＤゲートを論理Ｎ
ＯＲゲートと置き替える必要がある。この場合には必要
とされる素子の数が少なくなり有利であること勿論であ
る。
第１図はシリコンウェファの一例を示す平面図、第２図
はテスト構造の一例を示す回路図、第３ａ及び３ｂ図は
本発明によるセルフマルチプレクシフグ４ポイントテス
ト構造の一実施例を示す回路図、 第４図は本発明によるセルフマルチプレクシングテスト
構造の他の実施例を示す回路図である。 ３１〜３４・・・接続端子 Ｒ１，、Ｒ３，； Ｒ１ｂ〜Ｒ３ｂ ； Ｒ１，−Ｒ３
，； Ｒ１，ｔ〜Ｒ３゜・・・テスト構造 Ａ１−Ａ４； Ｂｌ−Ｂ４； Ｃ１−Ｃ４； ＤＩ−Ｄ
４・・・スイッチ（ＭＯＳトランジスタ） ａ −ｄ・・・ノート ３０・・・サブ回路（マルチプレクサ）Ｔ１． Ｌｌ；
Ｔ２． Ｌ２； Ｔ３． Ｌ３； Ｔ４． Ｌ４・・
・増幅器１１〜Ｉ、・・・インバータ Ｄ１〜Ｄ、・・・ダイオード ■・・・電源ライン Ｇ・・・共通接地端子 Ｃ８・・・電流源 ４１〜４４・・・接続端子 ３０１、３０２・・・サブ回路 Ｐａ ２１−−−−Ｐａ ａ・・・論理ゲート１４１〜
Ｉ４４・・・インバータ
はテスト構造の一例を示す回路図、第３ａ及び３ｂ図は
本発明によるセルフマルチプレクシフグ４ポイントテス
ト構造の一実施例を示す回路図、 第４図は本発明によるセルフマルチプレクシングテスト
構造の他の実施例を示す回路図である。 ３１〜３４・・・接続端子 Ｒ１，、Ｒ３，； Ｒ１ｂ〜Ｒ３ｂ ； Ｒ１，−Ｒ３
，； Ｒ１，ｔ〜Ｒ３゜・・・テスト構造 Ａ１−Ａ４； Ｂｌ−Ｂ４； Ｃ１−Ｃ４； ＤＩ−Ｄ
４・・・スイッチ（ＭＯＳトランジスタ） ａ −ｄ・・・ノート ３０・・・サブ回路（マルチプレクサ）Ｔ１． Ｌｌ；
Ｔ２． Ｌ２； Ｔ３． Ｌ３； Ｔ４． Ｌ４・・
・増幅器１１〜Ｉ、・・・インバータ Ｄ１〜Ｄ、・・・ダイオード ■・・・電源ライン Ｇ・・・共通接地端子 Ｃ８・・・電流源 ４１〜４４・・・接続端子 ３０１、３０２・・・サブ回路 Ｐａ ２１−−−−Ｐａ ａ・・・論理ゲート１４１〜
Ｉ４４・・・インバータ
Claims (1)
- 【特許請求の範囲】 １、種々のテスト構造のパラメータを測定及び／又はテ
ストするために種々のテスト構造の任意の１つを外部か
らアクセスし得る同一の接続端子にマルチプレクサ回路
により接続し得るようにした基板上に集積化したテスト
装置において、前記マルチプレクサ回路と前記種々のテ
スト構造とを前記同一の接続端子に接続し、これら接続
端子の１つに与えられるテスト刺激がどのステト構造を
これら接続端子に接続するかを決定するようにしたこと
を特徴とするテスト装置。 ２、前記テスト構造はスイッチを介して出力端子に接続
してこれら出力端子において応答を測定したりテスト刺
激を受信し得るようにしたことを特徴とする請求項１記
載の装置。 ３、種々のテスト構造のスイッチを増幅器を介して各別
の接続端子に接続したことを特徴とする請求項２記載の
装置。 ４、前記マルチプレクサ回路は第１及び第２サブ回路を
具え、各サブ回路は複数個の増幅器を具え、第１サブ回
路内のこれら増幅器をそれぞれ異なる接続端子に接続し
、第２サブ回路内のこれら増幅器はそれぞれ各別のイン
バータを介して異なる接続端子に結合し、第１サブ回路
の増幅器の各々の出力端子と第２サブ回路の増幅器の各
々の出力端子との組合せを、同一の接続端子に結合され
た増幅器の出力端子の組合せを除いて、それぞれ論理ゲ
ートと関連させ、それぞれの論理ゲートの入力端子を関
連する組合せ出力端子に接続し、これら論理ゲートの出
力によりテスト構造のスイッチ群を制御してテスト構造
を選択し接続端子へ接続するようにしたことを特徴とす
る請求項１、２又は３記載の装置。 ５、前記増幅器の各々は２個の直列接続インバータから
成り、前記論理ゲートは、ＡＮＤゲートであることを特
徴とする請求項４記載の装置。 ６、前記増幅器の各々はインバータから成り、前記論理
ゲートはＮＯＲゲートであることを特徴とする請求項４
記載の装置。 ７、前記増幅器は２個の直列接続インバータを具えるこ
とを特徴とする請求項２又は４記載の装置。 ８、前記増幅器は当該テスト構造の各接続端子にダイオ
ードを介して接続された電圧ラインを経て給電され、こ
れらダイオードは全て同一の極性に接続してあることを
特徴とする請求項２記載の装置。 ９、いくつかの集積回路が矩形パターンに設けられ、こ
れら集積回路が分離領域により互いに分離されているウ
ェファ形態の基板において、請求項１〜８の何れかに記
載の少なくとも１つの集積化テスト装置が当該基板の分
離領域内に設けられていることを特徴とする基板。 １０、基板上に集積化されたテスト装置内の種々のテス
ト構造のパラメータを測定及び／又はテストする方法に
おいて、外部からアクセスし得る一組の接続端子をスイ
ッチを介して種々のテスト構造の任意の１つに選択的に
接続し、この選択を共通基準端子に関連する選択制御回
路により実行し、各選択制御回路は一組の接続端子から
給電される入力端子を有すると共に共通基準端子の基準
電圧に依存するスイッチオン電圧又はスイッチオフ電圧
を発生する出力端子を有するものとし、この選択時に共
通基準端子を第１の電圧にして１つのテスト構造のパラ
メータの１回目の測定を行ない、次いで共通基準端子を
第１の電圧と異なる第２の電圧にして同一のテスト構造
の同一のパラメータの２回目の測定を行い、次に１回目
と２回目の測定結果の比較を行い、これら結果が所定の
しきい値より大きく相違する場合に誤りを信号すること
を特徴とするテスト方法。 １１、前記共通基準端子を基板を介して前記増幅器に接
続したことを特徴とする請求項１０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8902964A NL8902964A (nl) | 1989-12-01 | 1989-12-01 | Op substraat geintegreerd teststelsel. |
| NL8902964 | 1989-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274478A true JPH03274478A (ja) | 1991-12-05 |
| JP3304355B2 JP3304355B2 (ja) | 2002-07-22 |
Family
ID=19855729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32334690A Expired - Lifetime JP3304355B2 (ja) | 1989-12-01 | 1990-11-28 | テスト装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5313158A (ja) |
| EP (1) | EP0430372B1 (ja) |
| JP (1) | JP3304355B2 (ja) |
| KR (1) | KR100238744B1 (ja) |
| DE (1) | DE69016947T2 (ja) |
| NL (1) | NL8902964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004537859A (ja) * | 2001-07-31 | 2004-12-16 | ザイリンクス インコーポレイテッド | 集積回路製造におけるテスト用ビアおよびコンタクト |
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|---|---|---|---|---|
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