JPH1139898A - 半導体装置 - Google Patents
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- JPH1139898A JPH1139898A JP9188405A JP18840597A JPH1139898A JP H1139898 A JPH1139898 A JP H1139898A JP 9188405 A JP9188405 A JP 9188405A JP 18840597 A JP18840597 A JP 18840597A JP H1139898 A JPH1139898 A JP H1139898A
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- pads
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/68—Testing of releasable connections, e.g. of terminals mounted on a printed circuit board
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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Abstract
(57)【要約】
【課題】 コンタクトチェックを簡単な装置で迅速に行
なうことが可能な半導体装置を提供する。 【解決手段】 半導体装置８のコンタクトチェック回路
６は、パッドＰ０とＰ６の間に直列接続され、各々のゲ
ートがそれぞれパッド群Ｐ１〜Ｐ５に接続されたＮチャ
ネルＭＯＳトランジスタ群１〜５を含む。コンタクトチ
ェック時は、パッド群Ｐ１〜Ｐ５に対応するプローブ群
に「Ｈ」レベルを与え、パッドＰ０とＰ６の間の導通状
態をチェックする。パッド群Ｐ０〜Ｐ６と半導体試験装
置のプローブ群とのコンタクト状態を１回でチェックで
きる。
なうことが可能な半導体装置を提供する。 【解決手段】 半導体装置８のコンタクトチェック回路
６は、パッドＰ０とＰ６の間に直列接続され、各々のゲ
ートがそれぞれパッド群Ｐ１〜Ｐ５に接続されたＮチャ
ネルＭＯＳトランジスタ群１〜５を含む。コンタクトチ
ェック時は、パッド群Ｐ１〜Ｐ５に対応するプローブ群
に「Ｈ」レベルを与え、パッドＰ０とＰ６の間の導通状
態をチェックする。パッド群Ｐ０〜Ｐ６と半導体試験装
置のプローブ群とのコンタクト状態を１回でチェックで
きる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部信号群を受けるための複数のパッドと半
導体試験装置の複数のプローブ針とのコンタクトチェッ
クをテスト前に行なうためのコンタクトチェック回路を
備えた半導体装置に関する。
し、特に、外部信号群を受けるための複数のパッドと半
導体試験装置の複数のプローブ針とのコンタクトチェッ
クをテスト前に行なうためのコンタクトチェック回路を
備えた半導体装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭのような半導体装置
では、ウェハ状態で通常よりも高電圧、高温の過酷な条
件で駆動させて初期不良を加速させるためのバーンイン
テストが行なわれている。
では、ウェハ状態で通常よりも高電圧、高温の過酷な条
件で駆動させて初期不良を加速させるためのバーンイン
テストが行なわれている。
【０００３】バーンインテストでは、半導体試験装置の
複数のプローブ針が半導体装置の複数のパッドにコンタ
クトされ、半導体試験装置から半導体装置に信号群が入
力される。このとき、プローブ針とパッドが正常にコン
タクトしていないとバーンインテストが正常に行なわれ
ないので、各半導体装置にはプローブ針とパッドとのコ
ンタクト状態をバーンインテスト前にチェックするため
のコンタクトチェック回路が設けられている。
複数のプローブ針が半導体装置の複数のパッドにコンタ
クトされ、半導体試験装置から半導体装置に信号群が入
力される。このとき、プローブ針とパッドが正常にコン
タクトしていないとバーンインテストが正常に行なわれ
ないので、各半導体装置にはプローブ針とパッドとのコ
ンタクト状態をバーンインテスト前にチェックするため
のコンタクトチェック回路が設けられている。
【０００４】図８は、そのようなコンタクトチェック回
路５５を備えた従来の半導体装置５０の構成を示す回路
ブロック図である。図８を参照して、この半導体装置５
０は、半導体ウェハ（たとえばシリコンウェハ）上に形
成され、グランドパッドＰ１０、信号パッドＰ１１〜Ｐ
１４、コンタクトチェック回路５５および内部回路５６
を備える。
路５５を備えた従来の半導体装置５０の構成を示す回路
ブロック図である。図８を参照して、この半導体装置５
０は、半導体ウェハ（たとえばシリコンウェハ）上に形
成され、グランドパッドＰ１０、信号パッドＰ１１〜Ｐ
１４、コンタクトチェック回路５５および内部回路５６
を備える。
【０００５】グランドパッドＰ１０は外部（半導体試験
装置）から接地電位ＧＮＤを受け、信号パッドＰ１１〜
Ｐ１４はそれぞれ外部信号を受ける。コンタクトチェッ
ク回路５５は、ＮチャネルＭＯＳトランジスタ５１〜５
４を含む。ＮチャネルＭＯＳトランジスタ５１〜５４
は、それぞれ信号パッドＰ１１〜Ｐ１４とグランドパッ
ドＰ１０との間に接続され、各々のゲートがともにグラ
ンドパッドＰ１０に接続される。内部回路５６は、パッ
ドＰ１０〜Ｐ１４を介して外部から与えられた信号群に
従って所定の動作（ＤＲＡＭであればデータの読書き）
を行なう。
装置）から接地電位ＧＮＤを受け、信号パッドＰ１１〜
Ｐ１４はそれぞれ外部信号を受ける。コンタクトチェッ
ク回路５５は、ＮチャネルＭＯＳトランジスタ５１〜５
４を含む。ＮチャネルＭＯＳトランジスタ５１〜５４
は、それぞれ信号パッドＰ１１〜Ｐ１４とグランドパッ
ドＰ１０との間に接続され、各々のゲートがともにグラ
ンドパッドＰ１０に接続される。内部回路５６は、パッ
ドＰ１０〜Ｐ１４を介して外部から与えられた信号群に
従って所定の動作（ＤＲＡＭであればデータの読書き）
を行なう。
【０００６】図９は、半導体装置５０のパッドＰ１０〜
Ｐ１４と半導体試験装置７０のプローブ針６０〜６４と
のコンタクトチェック方法を示す回路ブロック図であ
る。図９を参照して、半導体試験装置７０には、リレー
７１、電流計７３および直流電源７４が設けられてい
る。プローブ針６０は、接地される。プローブ針６１〜
６４は、それぞれリレー７１の切換端子７２．１〜７
２．４に接続される。直流電源７４は、電流計７３を介
してリレー７１の共通端子７２．０に負電位−Ｖを与え
る。
Ｐ１４と半導体試験装置７０のプローブ針６０〜６４と
のコンタクトチェック方法を示す回路ブロック図であ
る。図９を参照して、半導体試験装置７０には、リレー
７１、電流計７３および直流電源７４が設けられてい
る。プローブ針６０は、接地される。プローブ針６１〜
６４は、それぞれリレー７１の切換端子７２．１〜７
２．４に接続される。直流電源７４は、電流計７３を介
してリレー７１の共通端子７２．０に負電位−Ｖを与え
る。
【０００７】コンタクトチェック時は、たとえばリレー
７１の端子７２．０，７２．１間を導通させてプローブ
針６１に負電位−Ｖを印加する。パッドＰ１０，Ｐ１１
とプローブ針６０，６１がそれぞれ正常にコンタクトし
ている場合に限り、ＮチャネルＭＯＳトランジスタ５１
が導通して電流計７３に電流が流れる。パッドＰ１０と
プローブ針６０およびパッドＰ１１とプローブ針６１の
うちの一方でも正常にコンタクトしていない場合は、電
流計７３に電流が流れない。これにより、パッドＰ１
０，Ｐ１１とプローブ針６０，６１のコンタクト状態を
チェックできる。他のパッドＰ１２〜Ｐ１４とプローブ
針６２〜６４についても同様である。
７１の端子７２．０，７２．１間を導通させてプローブ
針６１に負電位−Ｖを印加する。パッドＰ１０，Ｐ１１
とプローブ針６０，６１がそれぞれ正常にコンタクトし
ている場合に限り、ＮチャネルＭＯＳトランジスタ５１
が導通して電流計７３に電流が流れる。パッドＰ１０と
プローブ針６０およびパッドＰ１１とプローブ針６１の
うちの一方でも正常にコンタクトしていない場合は、電
流計７３に電流が流れない。これにより、パッドＰ１
０，Ｐ１１とプローブ針６０，６１のコンタクト状態を
チェックできる。他のパッドＰ１２〜Ｐ１４とプローブ
針６２〜６４についても同様である。
【０００８】
【発明が解決しようとする課題】しかし、従来のコンタ
クトチェック方法では、１パッドずつチェックする必要
があったので、コンタクトチェックに長時間を要してい
た。
クトチェック方法では、１パッドずつチェックする必要
があったので、コンタクトチェックに長時間を要してい
た。
【０００９】また、たとえば電流計７３をパッドＰ１１
〜Ｐ１４と同じ数だけ揃えて全パッドＰ１０〜Ｐ１４の
コンタクトチェックを同時に行なうことも可能である
が、その場合は、コンタクトチェック時間は短縮できて
も半導体試験装置７４の装置コストが高くなってしまう
という問題がある。
〜Ｐ１４と同じ数だけ揃えて全パッドＰ１０〜Ｐ１４の
コンタクトチェックを同時に行なうことも可能である
が、その場合は、コンタクトチェック時間は短縮できて
も半導体試験装置７４の装置コストが高くなってしまう
という問題がある。
【００１０】また、このコンタクトチェック方法は、チ
ェック対象のパッドを負電位−Ｖにするため、ＤＲＡＭ
の電源電位Ｖｃｃ、昇圧電位Ｖｐｐなどの正電位が印加
されるパッドのコンタクトチェックには向かないという
問題があった。これは、チップの回路中にたとえばＣＭ
ＯＳインバータがあった場合、電源電位Ｖｃｃ用のパッ
ドは通常Ｎウェルにも接続されるが、Ｐ型シリコン基板
を用いている場合、電源電位Ｖｃｃ用のパッドを負電位
にするとＮウェルのレベルがＰ型シリコン基板のレベル
よりも負になる可能性があり、その場合ＰＮ接合が順バ
イアスされて大電流が流れ内部回路５６が破壊されてし
まうからである。
ェック対象のパッドを負電位−Ｖにするため、ＤＲＡＭ
の電源電位Ｖｃｃ、昇圧電位Ｖｐｐなどの正電位が印加
されるパッドのコンタクトチェックには向かないという
問題があった。これは、チップの回路中にたとえばＣＭ
ＯＳインバータがあった場合、電源電位Ｖｃｃ用のパッ
ドは通常Ｎウェルにも接続されるが、Ｐ型シリコン基板
を用いている場合、電源電位Ｖｃｃ用のパッドを負電位
にするとＮウェルのレベルがＰ型シリコン基板のレベル
よりも負になる可能性があり、その場合ＰＮ接合が順バ
イアスされて大電流が流れ内部回路５６が破壊されてし
まうからである。
【００１１】それゆえに、この発明の主たる目的は、コ
ンタクトチェックを簡単な装置で迅速に行なうことがで
き、正電位が印加されるパッドのコンタクトチェックを
行なうことも可能な半導体装置を提供することである。
ンタクトチェックを簡単な装置で迅速に行なうことがで
き、正電位が印加されるパッドのコンタクトチェックを
行なうことも可能な半導体装置を提供することである。
【００１２】
【課題を解決するための手段】請求項１に係る発明は、
外部信号群を受けるための第１〜第Ｎ（Ｎは３以上の整
数である）のパッド、およびテスト前に半導体試験装置
の第１〜第Ｎのプローブ針と第１〜第Ｎのパッドとのコ
ンタクトチェックを行なうためのコンタクトチェック回
路を備えた半導体装置において、コンタクトチェック回
路は、各々の入力電極がそれぞれ第２〜第Ｎ−１のパッ
ドに接続され、第１および第Ｎのパッド間に直列接続さ
れた第１〜第Ｎ−２のトランジスタを含み、コンタクト
チェック時は、第２〜第Ｎ−１のプローブ針の各々に第
１〜第Ｎ−２のトランジスタの各々を導通させるための
テスト信号が与えられるとともに、第１および第Ｎのプ
ローブ針間の導通状態がチェックされることを特徴とし
ている。
外部信号群を受けるための第１〜第Ｎ（Ｎは３以上の整
数である）のパッド、およびテスト前に半導体試験装置
の第１〜第Ｎのプローブ針と第１〜第Ｎのパッドとのコ
ンタクトチェックを行なうためのコンタクトチェック回
路を備えた半導体装置において、コンタクトチェック回
路は、各々の入力電極がそれぞれ第２〜第Ｎ−１のパッ
ドに接続され、第１および第Ｎのパッド間に直列接続さ
れた第１〜第Ｎ−２のトランジスタを含み、コンタクト
チェック時は、第２〜第Ｎ−１のプローブ針の各々に第
１〜第Ｎ−２のトランジスタの各々を導通させるための
テスト信号が与えられるとともに、第１および第Ｎのプ
ローブ針間の導通状態がチェックされることを特徴とし
ている。
【００１３】請求項２に係る発明では、請求項１に係る
発明の第２〜第Ｎ−１のパッドのうちの１つのパッドが
チップ選択パッドとして使用されるとともに、そのパッ
ドに対応したトランジスタが第１のチップ選択トランジ
スタとして使用され、コンタクトチェック時は、チップ
選択パッドに対応したプローブ針に第１のチップ選択ト
ランジスタを導通させて半導体装置を選択するためのチ
ップ選択信号がテスト信号の代わりに与えられる。
発明の第２〜第Ｎ−１のパッドのうちの１つのパッドが
チップ選択パッドとして使用されるとともに、そのパッ
ドに対応したトランジスタが第１のチップ選択トランジ
スタとして使用され、コンタクトチェック時は、チップ
選択パッドに対応したプローブ針に第１のチップ選択ト
ランジスタを導通させて半導体装置を選択するためのチ
ップ選択信号がテスト信号の代わりに与えられる。
【００１４】請求項３に係る発明では、請求項１または
２に係る発明のコンタクトチェック回路は、さらに、そ
れぞれが第１〜第Ｎ−２のトランジスタの入力電極と第
１のパッドとの間に接続された第１〜第Ｎ−２の抵抗素
子を含み、コンタクトチェック時は、第１のプローブ針
に第１〜第Ｎ−２のトランジスタを非導通にさせるため
の非活性化電位が与えられる。
２に係る発明のコンタクトチェック回路は、さらに、そ
れぞれが第１〜第Ｎ−２のトランジスタの入力電極と第
１のパッドとの間に接続された第１〜第Ｎ−２の抵抗素
子を含み、コンタクトチェック時は、第１のプローブ針
に第１〜第Ｎ−２のトランジスタを非導通にさせるため
の非活性化電位が与えられる。
【００１５】請求項４に係る発明では、請求項２に係る
発明のコンタクトチェック回路は、さらに、第２〜第Ｎ
−２のチップ選択トランジスタ、第１〜第Ｎ−２の抵抗
素子を含む。第２〜第Ｎ−２のチップ選択トランジスタ
は、各々の入力電極がともに第１のチップ選択トランジ
スタの入力電極に接続され、各々の第１の電極がそれぞ
れ第１〜第Ｎ−２のトランジスタのうちの第１のチップ
選択トランジスタとして使用されるトランジスタ以外の
トランジスタの入力電極に接続される。第１の抵抗素子
は、第１のチップ選択トランジスタの入力電極と第１の
パッドとの間に接続される。第２〜第Ｎ−２の抵抗素子
は、それぞれ第２〜第Ｎ−２のチップ選択トランジスタ
の第２の電極と第１のパッドとの間に接続される。コン
タクトチェック時は、第１のプローブ針に第１〜第Ｎ−
２のトランジスタおよび第２〜第Ｎ−２のチップ選択ト
ランジスタを非導通にさせるための非活性化電位が与え
られる。
発明のコンタクトチェック回路は、さらに、第２〜第Ｎ
−２のチップ選択トランジスタ、第１〜第Ｎ−２の抵抗
素子を含む。第２〜第Ｎ−２のチップ選択トランジスタ
は、各々の入力電極がともに第１のチップ選択トランジ
スタの入力電極に接続され、各々の第１の電極がそれぞ
れ第１〜第Ｎ−２のトランジスタのうちの第１のチップ
選択トランジスタとして使用されるトランジスタ以外の
トランジスタの入力電極に接続される。第１の抵抗素子
は、第１のチップ選択トランジスタの入力電極と第１の
パッドとの間に接続される。第２〜第Ｎ−２の抵抗素子
は、それぞれ第２〜第Ｎ−２のチップ選択トランジスタ
の第２の電極と第１のパッドとの間に接続される。コン
タクトチェック時は、第１のプローブ針に第１〜第Ｎ−
２のトランジスタおよび第２〜第Ｎ−２のチップ選択ト
ランジスタを非導通にさせるための非活性化電位が与え
られる。
【００１６】
［実施の形態１］図１は、この発明の実施の形態１によ
る半導体装置８の構成を示す回路ブロック図である。図
１を参照して、この半導体装置８は、半導体ウェハ上に
形成され、グランドパッドＰ０、電源または信号パッド
Ｐ１〜Ｐ４、チップ選択パッドＰ５、チェックパッドＰ
６、コンタクトチェック回路６および内部回路７を備え
る。
る半導体装置８の構成を示す回路ブロック図である。図
１を参照して、この半導体装置８は、半導体ウェハ上に
形成され、グランドパッドＰ０、電源または信号パッド
Ｐ１〜Ｐ４、チップ選択パッドＰ５、チェックパッドＰ
６、コンタクトチェック回路６および内部回路７を備え
る。
【００１７】グランドパッドＰ０には、接地電位ＧＮＤ
が与えられる。電源または信号パッドＰ０〜Ｐ４は、ウ
ェハ状態でのバーンインテスト時に使用されるパッドで
ある。チップ選択パッドＰ５は、１枚のウェハ上に形成
された多数のチップのうちのコンタクトチェックを行な
うチップを選択するためのパッドである。チェックパッ
ドＰ６は、チェック対象のパッドがプローブ針と正常に
コンタクトしているか否かをチェックするためのパッド
である。
が与えられる。電源または信号パッドＰ０〜Ｐ４は、ウ
ェハ状態でのバーンインテスト時に使用されるパッドで
ある。チップ選択パッドＰ５は、１枚のウェハ上に形成
された多数のチップのうちのコンタクトチェックを行な
うチップを選択するためのパッドである。チェックパッ
ドＰ６は、チェック対象のパッドがプローブ針と正常に
コンタクトしているか否かをチェックするためのパッド
である。
【００１８】コンタクトチェック回路６は、Ｎチャネル
ＭＯＳトランジスタ１〜５を含む。ＮチャネルＭＯＳト
ランジスタ１〜５は、パッドＰ０とＰ６の間に直列接続
される。ＮチャネルＭＯＳトランジスタ１〜５のゲート
は、それぞれパッドＰ１〜Ｐ５に接続される。内部回路
７は、パッドＰ０〜Ｐ４を介して外部から与えられる電
源電圧および信号に従って所定の動作を行なう。
ＭＯＳトランジスタ１〜５を含む。ＮチャネルＭＯＳト
ランジスタ１〜５は、パッドＰ０とＰ６の間に直列接続
される。ＮチャネルＭＯＳトランジスタ１〜５のゲート
は、それぞれパッドＰ１〜Ｐ５に接続される。内部回路
７は、パッドＰ０〜Ｐ４を介して外部から与えられる電
源電圧および信号に従って所定の動作を行なう。
【００１９】バーンインテスト前のコンタクトチェック
時は、パッドＰ０〜Ｐ６の各々に半導体試験装置のプロ
ーブ針（図示せず）がコンタクトされる。グランドパッ
ドＰ０に対応するプローブ針に接地電位ＧＮＤを印加
し、パッドＰ１〜Ｐ４に対応するプローブ針群の各々を
「Ｈ」レベルにすると、パッドＰ０〜Ｐ４とプローブ針
群の各々が正常にコンタクトしていれば、ＮチャネルＭ
ＯＳトランジスタ１〜４が導通する。
時は、パッドＰ０〜Ｐ６の各々に半導体試験装置のプロ
ーブ針（図示せず）がコンタクトされる。グランドパッ
ドＰ０に対応するプローブ針に接地電位ＧＮＤを印加
し、パッドＰ１〜Ｐ４に対応するプローブ針群の各々を
「Ｈ」レベルにすると、パッドＰ０〜Ｐ４とプローブ針
群の各々が正常にコンタクトしていれば、ＮチャネルＭ
ＯＳトランジスタ１〜４が導通する。
【００２０】この状態でチップ選択パッドＰ５に対応す
るプローブ針を「Ｈ」レベルにし、チェックパッドＰ６
に対応するプローブ針に適当な電圧を印加すると、パッ
ドＰ０〜Ｐ６とプローブ針群が正常にコンタクトしてい
れば、チェックパッドＰ６に対応するプローブ針とグラ
ンドパッドＰ０に対応するプローブ針との間に電流が流
れる。しかし、パッドＰ０〜Ｐ６のうちのいずれか１つ
でも対応のプローブ針と正常にコンタクトしていない場
合は、電流は流れない。
るプローブ針を「Ｈ」レベルにし、チェックパッドＰ６
に対応するプローブ針に適当な電圧を印加すると、パッ
ドＰ０〜Ｐ６とプローブ針群が正常にコンタクトしてい
れば、チェックパッドＰ６に対応するプローブ針とグラ
ンドパッドＰ０に対応するプローブ針との間に電流が流
れる。しかし、パッドＰ０〜Ｐ６のうちのいずれか１つ
でも対応のプローブ針と正常にコンタクトしていない場
合は、電流は流れない。
【００２１】したがって、チェックパッドＰ６に対応す
るプローブ針に流入する電流をモニタすることにより、
半導体装置８のパッドＰ０〜Ｐ６と半導体試験装置のプ
ローブ針群とのコンタクト状態をチェックすることがで
きる。
るプローブ針に流入する電流をモニタすることにより、
半導体装置８のパッドＰ０〜Ｐ６と半導体試験装置のプ
ローブ針群とのコンタクト状態をチェックすることがで
きる。
【００２２】また、このとき１チップについて１回の測
定のみでチェックすることができ、従来の１／ｎ（ｎは
バーンインテスト時に使用する電源または信号パッドの
数。図では４つ。）の時間でチェックすることができ
る。
定のみでチェックすることができ、従来の１／ｎ（ｎは
バーンインテスト時に使用する電源または信号パッドの
数。図では４つ。）の時間でチェックすることができ
る。
【００２３】また、パッドＰ１〜Ｐ４に「Ｈ」レベルを
印加するので、パッドＰ１〜Ｐ４に負電位を印加する従
来のコンタクトチェック方法では困難であった電源電位
Ｖｃｃ、昇圧電位Ｖｐｐなどの正の電源電位が印加され
るパッドとプローブ針のコンタクト状態もチェックでき
る。
印加するので、パッドＰ１〜Ｐ４に負電位を印加する従
来のコンタクトチェック方法では困難であった電源電位
Ｖｃｃ、昇圧電位Ｖｐｐなどの正の電源電位が印加され
るパッドとプローブ針のコンタクト状態もチェックでき
る。
【００２４】図２は、図１に示した半導体装置８のコン
タクトチェック方法を具体的に示す回路ブロック図であ
る。
タクトチェック方法を具体的に示す回路ブロック図であ
る。
【００２５】図２を参照して、半導体装置８は、ウェハ
表面にＸ行Ｙ列（Ｘ，Ｙは自然数である）に多数形成さ
れている。半導体試験装置１０には、リレー１１，１
３、抵抗素子１５．ｘ（ｘは１からＸまでの自然数であ
る）および電圧計１６が設けられる。ｙ（ｙは１からＹ
までの自然数である）番目の列に属する各半導体装置８
のチップ選択パッドＰ５は、プローブ針（図示せず）を
介してリレー１１の切換端子１２．ｙに共通接続され
る。リレー１１の共通端子１２．０には、「Ｈ」レベル
（電源電位Ｖｃｃ）が与えられる。ｘ番目の行に属する
各半導体装置８のチェックパッドＰ６は、プローブ針
（図示せず）を介してリレー１３の切換端子１４．ｘに
共通接続される。リレー１３の切換端子１４．ｘは、プ
ルアップ用の抵抗素子１５．ｘを介して電源電位Ｖｃｃ
のラインに接続される。リレー１３の共通端子１４．０
は、電圧計１６に接続される。
表面にＸ行Ｙ列（Ｘ，Ｙは自然数である）に多数形成さ
れている。半導体試験装置１０には、リレー１１，１
３、抵抗素子１５．ｘ（ｘは１からＸまでの自然数であ
る）および電圧計１６が設けられる。ｙ（ｙは１からＹ
までの自然数である）番目の列に属する各半導体装置８
のチップ選択パッドＰ５は、プローブ針（図示せず）を
介してリレー１１の切換端子１２．ｙに共通接続され
る。リレー１１の共通端子１２．０には、「Ｈ」レベル
（電源電位Ｖｃｃ）が与えられる。ｘ番目の行に属する
各半導体装置８のチェックパッドＰ６は、プローブ針
（図示せず）を介してリレー１３の切換端子１４．ｘに
共通接続される。リレー１３の切換端子１４．ｘは、プ
ルアップ用の抵抗素子１５．ｘを介して電源電位Ｖｃｃ
のラインに接続される。リレー１３の共通端子１４．０
は、電圧計１６に接続される。
【００２６】コンタクトチェック時は、まず、各半導体
装置８のパッドＰ１〜Ｐ４に対応するプローブ針に
「Ｈ」レベルを印加するとともにグランドパッドＰ０に
接地電位ＧＮＤを印加する。次に、リレー１１のたとえ
ば端子１２．０，１２．１間を導通させて１番目の列の
各半導体装置８のチップ選択パッドＰ５に対応するプロ
ーブ針に「Ｈ」レベルを印加する。次いで、リレー１３
のたとえば端子１４．０，１４．１間を導通させて１番
目の行の各半導体装置８のチェックパッドＰ６に対応す
るプローブ針を電圧計１６に接続する。
装置８のパッドＰ１〜Ｐ４に対応するプローブ針に
「Ｈ」レベルを印加するとともにグランドパッドＰ０に
接地電位ＧＮＤを印加する。次に、リレー１１のたとえ
ば端子１２．０，１２．１間を導通させて１番目の列の
各半導体装置８のチップ選択パッドＰ５に対応するプロ
ーブ針に「Ｈ」レベルを印加する。次いで、リレー１３
のたとえば端子１４．０，１４．１間を導通させて１番
目の行の各半導体装置８のチェックパッドＰ６に対応す
るプローブ針を電圧計１６に接続する。
【００２７】１行１列の半導体装置８のパッドＰ０〜Ｐ
６とプローブ針群が正常にコンタクトしている場合は、
電源電位Ｖｃｃのラインから抵抗素子１５．１を介して
半導体装置８に電流が流れ、電圧計１４はプルアップ電
圧Ｖｃｃよりも低い電圧を示す。しかし、それらが正常
にコンタクトしていない場合は、電源電圧Ｖｃｃのライ
ンから抵抗素子１５．１を介して半導体装置８に電流が
流れず、電圧計１６はプルアップ電圧Ｖｃｃを示す。こ
れにより、１行１列の半導体装置８のコンタクトチェッ
クが行なわれる。他の半導体装置８についても同様であ
る。
６とプローブ針群が正常にコンタクトしている場合は、
電源電位Ｖｃｃのラインから抵抗素子１５．１を介して
半導体装置８に電流が流れ、電圧計１４はプルアップ電
圧Ｖｃｃよりも低い電圧を示す。しかし、それらが正常
にコンタクトしていない場合は、電源電圧Ｖｃｃのライ
ンから抵抗素子１５．１を介して半導体装置８に電流が
流れず、電圧計１６はプルアップ電圧Ｖｃｃを示す。こ
れにより、１行１列の半導体装置８のコンタクトチェッ
クが行なわれる。他の半導体装置８についても同様であ
る。
【００２８】［実施の形態２］図３は、この発明の実施
の形態２による半導体装置１７の構成を示す回路ブロッ
ク図である。図３を参照して、この半導体装置１７は、
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路１８
および内部回路７を備える。この半導体装置１７が図１
の半導体装置８と異なる点は、チップ選択パッドＰ５お
よびＮチャネルＭＯＳトランジスタ５が除去されている
点である。
の形態２による半導体装置１７の構成を示す回路ブロッ
ク図である。図３を参照して、この半導体装置１７は、
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路１８
および内部回路７を備える。この半導体装置１７が図１
の半導体装置８と異なる点は、チップ選択パッドＰ５お
よびＮチャネルＭＯＳトランジスタ５が除去されている
点である。
【００２９】この半導体装置１７では、バーンインテス
トで使用される電源または信号パッドＰ４がコンタクト
チェック時はチップ選択パッドとして使用される。した
がって、コンタクトチェックすべきパッド数を減らすこ
とができるほか、レイアウト面積が小さくてすむ。
トで使用される電源または信号パッドＰ４がコンタクト
チェック時はチップ選択パッドとして使用される。した
がって、コンタクトチェックすべきパッド数を減らすこ
とができるほか、レイアウト面積が小さくてすむ。
【００３０】なお、図４に示すように、チェックパッド
Ｐ６およびＮチャネルＭＯＳトランジスタ４も除去して
パッドＰ４をＮチャネルＭＯＳトランジスタ３のドレイ
ンに接続し、パッドＰ３をチップ選択パッドとして使用
するとともにパッドＰ４をチェックパッドとして使用す
ることも可能である。
Ｐ６およびＮチャネルＭＯＳトランジスタ４も除去して
パッドＰ４をＮチャネルＭＯＳトランジスタ３のドレイ
ンに接続し、パッドＰ３をチップ選択パッドとして使用
するとともにパッドＰ４をチェックパッドとして使用す
ることも可能である。
【００３１】［実施の形態３］図５は、この発明の実施
の形態３による半導体装置２０の構成を示す回路ブロッ
ク図である。
の形態３による半導体装置２０の構成を示す回路ブロッ
ク図である。
【００３２】図５を参照して、この半導体装置２０は、
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路２５
および内部回路７を備える。この半導体装置２０が図３
の半導体装置１７と異なる点は、プルダウン用の抵抗素
子２１〜２４が新たに設けられている点である。抵抗素
子２１〜２４は、それぞれＮチャネルＭＯＳトランジス
タ１〜４のゲートとパッドＰ０との間に接続される。な
お、抵抗素子２１〜２４は、たとえばトランスファゲー
トのゲートを構成する材料、ビット線を構成する材料、
あるいは拡散抵抗層で形成される。また、抵抗素子２１
〜２４は、ゲートに一定電位を与えたＭＯＳトランジス
タで構成してもよい。
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路２５
および内部回路７を備える。この半導体装置２０が図３
の半導体装置１７と異なる点は、プルダウン用の抵抗素
子２１〜２４が新たに設けられている点である。抵抗素
子２１〜２４は、それぞれＮチャネルＭＯＳトランジス
タ１〜４のゲートとパッドＰ０との間に接続される。な
お、抵抗素子２１〜２４は、たとえばトランスファゲー
トのゲートを構成する材料、ビット線を構成する材料、
あるいは拡散抵抗層で形成される。また、抵抗素子２１
〜２４は、ゲートに一定電位を与えたＭＯＳトランジス
タで構成してもよい。
【００３３】この半導体装置２０では、たとえばパッド
Ｐ１とプローブ針が正常にコンタクトしていない場合、
ＮチャネルＭＯＳトランジスタ１のゲートが抵抗素子２
１およびパッドＰ０を介して接地されるので、Ｎチャネ
ルＭＯＳトランジスタ１を確実に非導通にすることがで
きる。したがって、パッドＰ１とプローブ針が正常にコ
ンタクトしていないのにＮチャネルＭＯＳトランジスタ
１のゲートが正電位に帯電され、ＮチャネルＭＯＳトラ
ンジスタ１が導通してチェックミスが生じるのを防止す
ることができる。
Ｐ１とプローブ針が正常にコンタクトしていない場合、
ＮチャネルＭＯＳトランジスタ１のゲートが抵抗素子２
１およびパッドＰ０を介して接地されるので、Ｎチャネ
ルＭＯＳトランジスタ１を確実に非導通にすることがで
きる。したがって、パッドＰ１とプローブ針が正常にコ
ンタクトしていないのにＮチャネルＭＯＳトランジスタ
１のゲートが正電位に帯電され、ＮチャネルＭＯＳトラ
ンジスタ１が導通してチェックミスが生じるのを防止す
ることができる。
【００３４】［実施の形態４］図６は、この発明の実施
の形態４による半導体装置３０の構成を示す回路ブロッ
ク図である。
の形態４による半導体装置３０の構成を示す回路ブロッ
ク図である。
【００３５】図６を参照して、この半導体装置３０は、
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路３５
および内部回路７を備える。この半導体装置３０が図５
の半導体装置２０と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ３１〜３３が新たに設けられている点である。
ＮチャネルＭＯＳトランジスタ３１〜３３は、それぞれ
ＮチャネルＭＯＳトランジスタ１〜３のゲートと抵抗素
子２１〜２３の間に接続され、各々のゲートはともにＮ
チャネルＭＯＳトランジスタ４のゲートに接続される。
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路３５
および内部回路７を備える。この半導体装置３０が図５
の半導体装置２０と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ３１〜３３が新たに設けられている点である。
ＮチャネルＭＯＳトランジスタ３１〜３３は、それぞれ
ＮチャネルＭＯＳトランジスタ１〜３のゲートと抵抗素
子２１〜２３の間に接続され、各々のゲートはともにＮ
チャネルＭＯＳトランジスタ４のゲートに接続される。
【００３６】この半導体装置３０では、チップ選択パッ
ドとして使用されるパッドＰ４にチップ選択信号である
「Ｈ」レベルの信号が与えられている期間以外の期間
は、ＮチャネルＭＯＳトランジスタ３１〜３３が非導通
となりパッドＰ１〜Ｐ３から抵抗素子２１〜２３を介し
てグランドパッドＰ０に電流が流れるのが防止される。
したがって、消費電流の低減化が図られる。
ドとして使用されるパッドＰ４にチップ選択信号である
「Ｈ」レベルの信号が与えられている期間以外の期間
は、ＮチャネルＭＯＳトランジスタ３１〜３３が非導通
となりパッドＰ１〜Ｐ３から抵抗素子２１〜２３を介し
てグランドパッドＰ０に電流が流れるのが防止される。
したがって、消費電流の低減化が図られる。
【００３７】［実施の形態５］図７は、この発明の実施
の形態５による半導体装置４０の構成を示す回路ブロッ
ク図である。
の形態５による半導体装置４０の構成を示す回路ブロッ
ク図である。
【００３８】図７を参照して、この半導体装置４０は、
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路４５
および内部回路７を備える。この半導体装置４０が図３
の半導体装置１７と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ１〜４がそれぞれＰチャネルＭＯＳトランジス
タ４１〜４４で置換されている点である。
パッドＰ０〜Ｐ４，Ｐ６、コンタクトチェック回路４５
および内部回路７を備える。この半導体装置４０が図３
の半導体装置１７と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ１〜４がそれぞれＰチャネルＭＯＳトランジス
タ４１〜４４で置換されている点である。
【００３９】コンタクトチェック時は、グランドパッド
Ｐ０に接地電位ＧＮＤが印加され、パッドＰ１〜Ｐ４の
各々に負電位が印加されて、パッドＰ０とＰ６の間が導
通しているか否かがチェックされる。パッドＰ０とＰ６
の間が導通している場合はパッドＰ０〜Ｐ６とプローブ
針群が正常にコンタクトしていると判別され、パッドＰ
０とＰ６の間が導通していない場合はパッドＰ０〜Ｐ６
とプローブ針群が正常にコンタクトしていないと判別さ
れる。
Ｐ０に接地電位ＧＮＤが印加され、パッドＰ１〜Ｐ４の
各々に負電位が印加されて、パッドＰ０とＰ６の間が導
通しているか否かがチェックされる。パッドＰ０とＰ６
の間が導通している場合はパッドＰ０〜Ｐ６とプローブ
針群が正常にコンタクトしていると判別され、パッドＰ
０とＰ６の間が導通していない場合はパッドＰ０〜Ｐ６
とプローブ針群が正常にコンタクトしていないと判別さ
れる。
【００４０】この実施の形態は、パッドＰ０〜Ｐ４に正
電位を印加することが禁止されている場合に有効であ
る。
電位を印加することが禁止されている場合に有効であ
る。
【００４１】
【発明の効果】以上のように、請求項１に係る発明で
は、コンタクトチェック回路は、第１および第Ｎのパッ
ド間に直列接続された第１〜第Ｎ−２のトランジスタを
含む。第１〜第Ｎ−２のトランジスタの入力電極は、そ
れぞれ第２〜第Ｎ−１のパッドに接続される。コンタク
トチェック時は、第２〜第Ｎ−１のプローブ針の各々に
第１〜第Ｎ−２のトランジスタの各々を導通させるため
のテスト信号が与えられるとともに、第１および第Ｎの
プローブ針間の導通状態がチェックされる。第１および
第Ｎのプローブ間が導通している場合はプローブ針群と
パッド群は正常にコンタクトしていると判別され、導通
していない場合はプローブ針群とパッド群は正常にコン
タクトしていないと判別される。
は、コンタクトチェック回路は、第１および第Ｎのパッ
ド間に直列接続された第１〜第Ｎ−２のトランジスタを
含む。第１〜第Ｎ−２のトランジスタの入力電極は、そ
れぞれ第２〜第Ｎ−１のパッドに接続される。コンタク
トチェック時は、第２〜第Ｎ−１のプローブ針の各々に
第１〜第Ｎ−２のトランジスタの各々を導通させるため
のテスト信号が与えられるとともに、第１および第Ｎの
プローブ針間の導通状態がチェックされる。第１および
第Ｎのプローブ間が導通している場合はプローブ針群と
パッド群は正常にコンタクトしていると判別され、導通
していない場合はプローブ針群とパッド群は正常にコン
タクトしていないと判別される。
【００４２】したがって、プローブ針群とパッド群のコ
ンタクト状態を１回でチェックすることができ、１パッ
ドごとにチェックしていた従来に比べ、コンタクトチェ
ックを迅速に行なうことができる。また、第２〜第Ｎ−
１のプローブ針にテスト信号を与えるとともに第１およ
び第Ｎのプローブ針間の導通状態をチェックするだけな
ので、半導体試験装置の複雑化、高コスト化を招くこと
もない。また、トランジスタとしてＮチャネルＭＯＳト
ランジスタを使用すればテスト信号として正電位の信号
を使用できるので、正電位の信号が印加されるパッドの
コンタクトチェックを行なう場合でも、従来のような不
都合が生じることもない。
ンタクト状態を１回でチェックすることができ、１パッ
ドごとにチェックしていた従来に比べ、コンタクトチェ
ックを迅速に行なうことができる。また、第２〜第Ｎ−
１のプローブ針にテスト信号を与えるとともに第１およ
び第Ｎのプローブ針間の導通状態をチェックするだけな
ので、半導体試験装置の複雑化、高コスト化を招くこと
もない。また、トランジスタとしてＮチャネルＭＯＳト
ランジスタを使用すればテスト信号として正電位の信号
を使用できるので、正電位の信号が印加されるパッドの
コンタクトチェックを行なう場合でも、従来のような不
都合が生じることもない。
【００４３】請求項２に係る発明では、第２〜第Ｎ−１
のパッドのうちの１つがチップ選択パッドとして使用さ
れ、コンタクトチェック時はそのパッドに対応したプロ
ーブ針にテスト信号の側にチップ選択信号が与えられ
る。この場合は、ウェハ上に形成された複数のチップを
順次選択してチェックすることができ有利である。
のパッドのうちの１つがチップ選択パッドとして使用さ
れ、コンタクトチェック時はそのパッドに対応したプロ
ーブ針にテスト信号の側にチップ選択信号が与えられ
る。この場合は、ウェハ上に形成された複数のチップを
順次選択してチェックすることができ有利である。
【００４４】請求項３に係る発明では、請求項１または
２に係る発明のコンタクトチェック回路は、さらに、そ
れぞれが第１〜第Ｎ−２のトランジスタの入力電極と第
１のパッドとの間に接続された第１〜第Ｎ−２の抵抗素
子を含み、コンタクトチェック時は、第１のプローブ針
に第１〜第Ｎ−２のトランジスタを非導通にさせるため
の非活性化電位が与えられる。この場合は、たとえば第
２のプローブ針と第２のパッドとが正常にコンタクトし
ていない場合に第１のパッドを非活性化電位にして第１
のトランジスタを確実に非導通にすることができ、第２
のパッドが活性化電位に帯電してチェックミスが生じる
のを防止することができる。
２に係る発明のコンタクトチェック回路は、さらに、そ
れぞれが第１〜第Ｎ−２のトランジスタの入力電極と第
１のパッドとの間に接続された第１〜第Ｎ−２の抵抗素
子を含み、コンタクトチェック時は、第１のプローブ針
に第１〜第Ｎ−２のトランジスタを非導通にさせるため
の非活性化電位が与えられる。この場合は、たとえば第
２のプローブ針と第２のパッドとが正常にコンタクトし
ていない場合に第１のパッドを非活性化電位にして第１
のトランジスタを確実に非導通にすることができ、第２
のパッドが活性化電位に帯電してチェックミスが生じる
のを防止することができる。
【００４５】請求項４に係る発明では、請求項２に係る
発明のコンタクトチェック回路は、さらに、第１のチッ
プ選択トランジスタの入力電極と第１のパッドとの間に
接続された第１の抵抗素子と、第１のチップ選択トラン
ジスタ以外のトランジスタ群の入力電極と第１のパッド
との間にそれぞれ直列接続された第２〜第Ｎ−２組のチ
ップ選択トランジスタおよび抵抗素子とを含み、コンタ
クトチェック時は、第１のプローブ針に各トランジスタ
を非導通にさせるための非活性化電位が与えられる。こ
の場合は、コンタクトチェック時以外のときに、第２〜
第Ｎのパッドと第１のパッドとの間に電流が流れるのを
防止することができ、消費電流の低減化が図られる。
発明のコンタクトチェック回路は、さらに、第１のチッ
プ選択トランジスタの入力電極と第１のパッドとの間に
接続された第１の抵抗素子と、第１のチップ選択トラン
ジスタ以外のトランジスタ群の入力電極と第１のパッド
との間にそれぞれ直列接続された第２〜第Ｎ−２組のチ
ップ選択トランジスタおよび抵抗素子とを含み、コンタ
クトチェック時は、第１のプローブ針に各トランジスタ
を非導通にさせるための非活性化電位が与えられる。こ
の場合は、コンタクトチェック時以外のときに、第２〜
第Ｎのパッドと第１のパッドとの間に電流が流れるのを
防止することができ、消費電流の低減化が図られる。
【図１】 この発明の実施の形態１による半導体装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図２】 図１に示した半導体装置のコンタクトチェッ
ク方法を示す一部省略した回路ブロック図である。
ク方法を示す一部省略した回路ブロック図である。
【図３】 この発明の実施の形態２による半導体装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図４】 図３に示した半導体装置の改良例を示す回路
ブロック図である。
ブロック図である。
【図５】 この発明の実施の形態３による半導体装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図６】 この発明の実施の形態４による半導体装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図７】 この発明の実施の形態５による半導体装置の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図８】 従来の半導体装置の構成を示す回路ブロック
図である。
図である。
【図９】 図８に示した半導体装置のコンタクトチェッ
ク方法を示す回路ブロック図である。
ク方法を示す回路ブロック図である。
１〜５，３１〜３３，５１〜５４ ＮチャネルＭＯＳト
ランジスタ、６，１８，１８′，２５，３５，４５，５
５ コンタクトチェック回路、７，５６ 内部回路、
８，１７，１７′，２０，３０，４０，５０ 半導体装
置、１０，７０半導体試験装置、１１，１３，７１ リ
レー、１５．ｘ，２１〜２４ 抵抗素子、１４ 電圧
計、４１〜４４ ＰチャネルＭＯＳトランジスタ、６０
〜６４ プローブ針、７３ 電流計、７４ 直流電源、
Ｐ０〜Ｐ６，Ｐ１０〜Ｐ１４ パッド。
ランジスタ、６，１８，１８′，２５，３５，４５，５
５ コンタクトチェック回路、７，５６ 内部回路、
８，１７，１７′，２０，３０，４０，５０ 半導体装
置、１０，７０半導体試験装置、１１，１３，７１ リ
レー、１５．ｘ，２１〜２４ 抵抗素子、１４ 電圧
計、４１〜４４ ＰチャネルＭＯＳトランジスタ、６０
〜６４ プローブ針、７３ 電流計、７４ 直流電源、
Ｐ０〜Ｐ６，Ｐ１０〜Ｐ１４ パッド。
Claims (4)
- 【請求項１】 外部信号群を受けるための第１〜第Ｎ
（Ｎは３以上の整数である）のパッド、およびテスト前
に半導体試験装置の第１〜第Ｎのプローブ針と前記第１
〜第Ｎのパッドとのコンタクトチェックを行なうための
コンタクトチェック回路を備えた半導体装置において、 前記コンタクトチェック回路は、各々の入力電極がそれ
ぞれ前記第２〜第Ｎ−１のパッドに接続され、前記第１
および第Ｎのパッド間に直列接続された第１〜第Ｎ−２
のトランジスタを含み、 前記コンタクトチェック時は、前記第２〜第Ｎ−１のプ
ローブ針の各々に前記第１〜第Ｎ−２のトランジスタの
各々を導通させるためのテスト信号が与えられるととも
に、前記第１および第Ｎのプローブ針間の導通状態がチ
ェックされる、半導体装置。 - 【請求項２】 前記第２〜第Ｎ−１のパッドのうちの１
つのパッドがチップ選択パッドとして使用されるととも
に、そのパッドに対応したトランジスタが第１のチップ
選択トランジスタとして使用され、 前記コンタクトチェック時は、前記チップ選択パッドに
対応したプローブ針に前記第１のチップ選択トランジス
タを導通させて前記半導体装置を選択するためのチップ
選択信号が前記テスト信号の代わりに与えられる、請求
項１に記載の半導体装置。 - 【請求項３】 前記コンタクトチェック回路は、さら
に、それぞれが前記第１〜第Ｎ−２のトランジスタの入
力電極と前記第１のパッドとの間に接続された第１〜第
Ｎ−２の抵抗素子を含み、 前記コンタクトチェック時は、前記第１のプローブ針に
前記第１〜第Ｎ−２のトランジスタを非導通にさせるた
めの非活性化電位が与えられる、請求項１または請求項
２に記載の半導体装置。 - 【請求項４】 前記コンタクトチェック回路は、 さらに、各々の入力電極がともに前記第１のチップ選択
トランジスタの入力電極に接続され、各々の第１の電極
がそれぞれ前記第１〜第Ｎ−２のトランジスタのうちの
前記第１のチップ選択トランジスタとして使用されるト
ランジスタ以外のトランジスタの入力電極に接続された
第２〜第Ｎ−２のチップ選択トランジスタ、 前記第１のチップ選択トランジスタの入力電極と前記第
１のパッドとの間に接続された第１の抵抗素子、および
それぞれが前記第２〜第Ｎ−２のチップ選択トランジス
タの第２の電極と前記第１のパッドとの間に接続された
第２〜第Ｎ−２の抵抗素子を含み、 前記コンタクトチェック時は、前記第１のプローブ針に
前記第１〜第Ｎ−２のトランジスタおよび前記第２〜第
Ｎ−２のチップ選択トランジスタを非導通にさせるため
の非活性化電位が与えられる、請求項２に記載の半導体
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188405A JPH1139898A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
| TW086119873A TW366492B (en) | 1997-07-14 | 1997-12-27 | Semiconductor having contact checking circuits |
| DE19801557A DE19801557B4 (de) | 1997-07-14 | 1998-01-16 | Kontakt-Prüfschaltung in einer Halbleitereinrichtung |
| US09/017,810 US5962868A (en) | 1997-07-14 | 1998-02-03 | Semiconductor device having contact check circuit |
| CNB981040934A CN1153068C (zh) | 1997-07-14 | 1998-02-04 | 具有接触检查电路的半导体装置 |
| KR1019980011453A KR100280024B1 (ko) | 1997-07-14 | 1998-04-01 | 콘택트 체크 회로를 구비한 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188405A JPH1139898A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139898A true JPH1139898A (ja) | 1999-02-12 |
Family
ID=16223080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188405A Pending JPH1139898A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5962868A (ja) |
| JP (1) | JPH1139898A (ja) |
| KR (1) | KR100280024B1 (ja) |
| CN (1) | CN1153068C (ja) |
| DE (1) | DE19801557B4 (ja) |
| TW (1) | TW366492B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011196813A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 半導体集積回路のテスト方法、および、テストシステム |
| US8278935B2 (en) | 2007-04-05 | 2012-10-02 | Renesas Electronics Corporation | Probe resistance measurement method and semiconductor device with pads for probe resistance measurement |
| KR101274208B1 (ko) * | 2007-08-07 | 2013-06-17 | 삼성전자주식회사 | 접촉 불량 검출회로를 구비하는 반도체 장치 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150669A (en) * | 1998-12-18 | 2000-11-21 | Texas Instruments Incorporated | Combination test structures for in-situ measurements during fabrication of semiconductor devices |
| DE19924315C2 (de) * | 1999-05-27 | 2003-10-09 | Rohde & Schwarz | Verfahren zum Überwachen der Kontaktierungssicherheit eines Netzwerkanalysators |
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