JP3304355B2 - テスト装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
本発明は、種々のテスト構造のパラメータを測定及び
／又はテストするために、種々のテスト構造の任意の１
つを外部からアクセスし得る同一の接続端子にマルチプ
レクサ回路により接続しうるようにした基板上に集積化
されたテスト装置に関するものである。
／又はテストするために、種々のテスト構造の任意の１
つを外部からアクセスし得る同一の接続端子にマルチプ
レクサ回路により接続しうるようにした基板上に集積化
されたテスト装置に関するものである。
【０００２】
この種の集積化テスト装置は1986年２月17〜18日にカ
リフォルニア州 ロングビーチで開催された「IEEE VLS
I Workshop on Test Structures」の学会誌から既知で
ある。これに発表されたエイ．ニシジマ等の論文「Mult
iplex Test Structure;a Novel VLSI Technology Devel
opment Tool」に、プロセス制御モジュール内に含まれ
る種々のテスト構造のパラメータを測定及び／又はテス
トするための接続端子の数を制限する方法が開示されて
いる。この目的のためにマルチプレクサ回路を用い、こ
れに10個の外部選択信号を供給し、1024種類のテスト構
造を選択し得るようにしている。マルチプレクサ回路を
用いることにより、選択したテスト構造を電源電圧／刺
激が供給されるいくつかの他の接続端子に接続し、供給
された刺激に対するこのテスト構造の応答を他の接続端
子上で測定する。この論文の方法では種々のテスト構造
とマルチプレクサ回路とを新しいCMOS技術及び／又は新
しいCMOS回路の開発に用いるいわゆるテストチップに組
み込む。この種の技術を製造プロセスの監視に用いる場
合、数個のプロセス制御モジュールを製造すべき半導体
ウェファ上に分布させる必要がある。この場合これらの
プロセス制御モジュールは集積半導体回路の製造に用い
得る基板表面部分を占める。このことはシリコンウェフ
ァの歩どまりを減少させる。
リフォルニア州 ロングビーチで開催された「IEEE VLS
I Workshop on Test Structures」の学会誌から既知で
ある。これに発表されたエイ．ニシジマ等の論文「Mult
iplex Test Structure;a Novel VLSI Technology Devel
opment Tool」に、プロセス制御モジュール内に含まれ
る種々のテスト構造のパラメータを測定及び／又はテス
トするための接続端子の数を制限する方法が開示されて
いる。この目的のためにマルチプレクサ回路を用い、こ
れに10個の外部選択信号を供給し、1024種類のテスト構
造を選択し得るようにしている。マルチプレクサ回路を
用いることにより、選択したテスト構造を電源電圧／刺
激が供給されるいくつかの他の接続端子に接続し、供給
された刺激に対するこのテスト構造の応答を他の接続端
子上で測定する。この論文の方法では種々のテスト構造
とマルチプレクサ回路とを新しいCMOS技術及び／又は新
しいCMOS回路の開発に用いるいわゆるテストチップに組
み込む。この種の技術を製造プロセスの監視に用いる場
合、数個のプロセス制御モジュールを製造すべき半導体
ウェファ上に分布させる必要がある。この場合これらの
プロセス制御モジュールは集積半導体回路の製造に用い
得る基板表面部分を占める。このことはシリコンウェフ
ァの歩どまりを減少させる。
【０００３】
これがため、プロセス制御モジュールを製造すべき半
導体回路の位置に設けるのをやめて制御モジュール／テ
スト回路を半導体回路を取り囲む分離領域内に設けるこ
とが「Solid State Technology,1985年５月号」に提案
されている。そこでは分離領域が200μｍの幅を有する
と過程しているが、これら領域は実際にはもっと狭い。
他方、テスト回路の接続端子は80×80μm2〜125×125μ
m2の比較的大きな寸法を有するため、テスト回路の接続
端子の数を最少にする必要がある。
導体回路の位置に設けるのをやめて制御モジュール／テ
スト回路を半導体回路を取り囲む分離領域内に設けるこ
とが「Solid State Technology,1985年５月号」に提案
されている。そこでは分離領域が200μｍの幅を有する
と過程しているが、これら領域は実際にはもっと狭い。
他方、テスト回路の接続端子は80×80μm2〜125×125μ
m2の比較的大きな寸法を有するため、テスト回路の接続
端子の数を最少にする必要がある。
【０００４】
この目的を達成するために、本発明による基板上に集
積化したテスト装置においては、マルチプレクサ回路と
種々のテスト構造とを同一の接続端子に接続し、これら
接続端子の少なくとも１つに与えられるテスト刺激信号
によって、どのテスト構造をこれら接続端子に接続する
かを決定するようにしたことを特徴とする。この集積化
テスト装置は接続端子を電源電圧の供給及び測定すべき
信号の出力端子に用いるだけでなく種々のテスト構造の
選択にも用いる利点を有する。従って、種々のテスト構
造を分離領域内に容易に収納することができる。このこ
とは、プロセス制御モジュールのために有効シリコン表
面を使用せず、必要な全プロセス制御モジュールを分離
領域内に収納することができるという利点をもたらす。
積化したテスト装置においては、マルチプレクサ回路と
種々のテスト構造とを同一の接続端子に接続し、これら
接続端子の少なくとも１つに与えられるテスト刺激信号
によって、どのテスト構造をこれら接続端子に接続する
かを決定するようにしたことを特徴とする。この集積化
テスト装置は接続端子を電源電圧の供給及び測定すべき
信号の出力端子に用いるだけでなく種々のテスト構造の
選択にも用いる利点を有する。従って、種々のテスト構
造を分離領域内に容易に収納することができる。このこ
とは、プロセス制御モジュールのために有効シリコン表
面を使用せず、必要な全プロセス制御モジュールを分離
領域内に収納することができるという利点をもたらす。
【０００５】 本発明では、基板上に集積化された上述したテスト装
置内の種々のテスト構造のパラメータを測定及び／又は
テストする場合に、外部からアクセスし得る一組の接続
端子をスイッチを介して種々のテスト構造の任意の１つ
に選択的に接続し、この選択を共通基準端子に関連する
選択制御回路により実行し、各選択制御回路は一組の接
続端子から給電される入力端子を有すると共に共通基準
端子の基準電圧に依存するスイッチオン電圧又はスイッ
チオフ電圧を発生する出力端子を有するものとし、この
選択時に共通基準端子を第１の電圧にして１つのテスト
構造のパラメータの１回目の測定を行ない、次いで共通
基準端子を第１の電圧と異なる第２の電圧にして同一の
テスト構造の同一のパラメータの２回目の測定を行い、
次に１回目と２回目の測定結果の比較を行い、これら結
果が所定のしきい値より大きく相違する場合に誤りを信
号することもできる。これは、特にスイッチのしきい値
電圧を十分高くすることが保証し得ない場合に有用であ
る。選択されていないテスト構造のスイッチを流れるリ
ーク電流は基準電圧によりスイッチオフ電圧を変化させ
ることにより変化する。従って測定結果の実質的な変化
はリーク電流の存在を示し、これにより測定結果は疑わ
しいことを信号する。
置内の種々のテスト構造のパラメータを測定及び／又は
テストする場合に、外部からアクセスし得る一組の接続
端子をスイッチを介して種々のテスト構造の任意の１つ
に選択的に接続し、この選択を共通基準端子に関連する
選択制御回路により実行し、各選択制御回路は一組の接
続端子から給電される入力端子を有すると共に共通基準
端子の基準電圧に依存するスイッチオン電圧又はスイッ
チオフ電圧を発生する出力端子を有するものとし、この
選択時に共通基準端子を第１の電圧にして１つのテスト
構造のパラメータの１回目の測定を行ない、次いで共通
基準端子を第１の電圧と異なる第２の電圧にして同一の
テスト構造の同一のパラメータの２回目の測定を行い、
次に１回目と２回目の測定結果の比較を行い、これら結
果が所定のしきい値より大きく相違する場合に誤りを信
号することもできる。これは、特にスイッチのしきい値
電圧を十分高くすることが保証し得ない場合に有用であ
る。選択されていないテスト構造のスイッチを流れるリ
ーク電流は基準電圧によりスイッチオフ電圧を変化させ
ることにより変化する。従って測定結果の実質的な変化
はリーク電流の存在を示し、これにより測定結果は疑わ
しいことを信号する。
【０００６】 以下、本発明を図示の実施例につき詳細に説明する。 第１図に示すシリコンウェファＷは集積回路ICの規則
正しいパターンを具える。これら集積回路ICは分離領域
Ｋにより互いに分離されている。更に、TICで示すテス
ト回路を半導体ウェファ上に、集積回路ICの規則正しい
パターン内に設けることができる。このようなテスト回
路TICはケルビン測定及びファンデル パウ測定等の４
ポイント測定のような多数の接続端子を必要とするテス
ト構造を収納するのにしばしば用いられてきた。これが
ため、テスト構造のための接続端子の数を制限する必要
がある。マルチプレクサ回路をテスト構造と組合せるこ
とが前述の引用文献「IEEE VLSI Workshop on Test Str
ucture」から既知である。このようにすると接続端子の
数が著しく減少し、テスト構造をIC間の分離領域内に収
納することができる。
正しいパターンを具える。これら集積回路ICは分離領域
Ｋにより互いに分離されている。更に、TICで示すテス
ト回路を半導体ウェファ上に、集積回路ICの規則正しい
パターン内に設けることができる。このようなテスト回
路TICはケルビン測定及びファンデル パウ測定等の４
ポイント測定のような多数の接続端子を必要とするテス
ト構造を収納するのにしばしば用いられてきた。これが
ため、テスト構造のための接続端子の数を制限する必要
がある。マルチプレクサ回路をテスト構造と組合せるこ
とが前述の引用文献「IEEE VLSI Workshop on Test Str
ucture」から既知である。このようにすると接続端子の
数が著しく減少し、テスト構造をIC間の分離領域内に収
納することができる。
【０００７】 第２図はテスト構造の一例を示し、本例では３つの直
列接続抵抗R1,R2及びR3から成る。この抵抗構造R1,R2及
びR3に電流を流すか電圧を印加し、次いでこの抵抗構造
の選択した部分における消費電流及び電圧を測定する。
抵抗R1及びR3は寄生直列抵抗値を含む。スイッチS1,S2,
S3及びS4によりテスト構造を電源端子１及び２とテスト
ポイント３及び４に接続する。これらスイッチにより生
ずる寄生抵抗値も抵抗R1及びR3に含まれる。スイッチ
S1,S2,S3及びS4はマルチプレクサ回路により制御され、
この回路によりどのテスト構造が接続端子1,2,3及び４
に接続されるかが決定される。電圧刺激を接続端子１及
び２に印加し、この刺激に対するテスト構造の応答を端
子３及び４で測定する。例えば前述の「IEEE VLSI Work
shopon Test Structure」から既知の従来の技術では、
別々の接続端子を刺激の供給、応答の測定及びマルチプ
レクサ回路の制御に用いている。
列接続抵抗R1,R2及びR3から成る。この抵抗構造R1,R2及
びR3に電流を流すか電圧を印加し、次いでこの抵抗構造
の選択した部分における消費電流及び電圧を測定する。
抵抗R1及びR3は寄生直列抵抗値を含む。スイッチS1,S2,
S3及びS4によりテスト構造を電源端子１及び２とテスト
ポイント３及び４に接続する。これらスイッチにより生
ずる寄生抵抗値も抵抗R1及びR3に含まれる。スイッチ
S1,S2,S3及びS4はマルチプレクサ回路により制御され、
この回路によりどのテスト構造が接続端子1,2,3及び４
に接続されるかが決定される。電圧刺激を接続端子１及
び２に印加し、この刺激に対するテスト構造の応答を端
子３及び４で測定する。例えば前述の「IEEE VLSI Work
shopon Test Structure」から既知の従来の技術では、
別々の接続端子を刺激の供給、応答の測定及びマルチプ
レクサ回路の制御に用いている。
【０００８】
第3a及び3b図は基板上に集積するようにした本発明に
よるテスト装置の回路の一好適実施例を示す。従来の技
術のものと比較して必要とされる接続端子の数が著しく
少なくなる。第２図に示す４ポイントテスト構造の例は
同時に開閉される４個のスイッチS1,S2,S3及びS4を具え
る。第3a図はこのような４ポイントテスト構造を４個具
えている。従来の技術ては６個の接続端子、即ち刺激用
の２個の接続端子、応答測定用の２個の接続端子及びマ
ルチプレクサ回路制御用の２個の接続端子を必要とす
る。第3a図には４個のテスト構造をR1a,R2a,R3a;R1b,R2
b,R3b;R1c,R2c,R3c;R1d,R2d,R3dとして示してある。第
１テスト構造R1a,R2a,R3aはノードａに十分高い制御電
圧が供給されるとき４個の半導体スイッチ（MOSトラン
ジスタ）A1,A2,A3及びA4により接続端子31,32,33及び34
に接続されるようにする。これらトランジスタA1〜A4の
４個の制御電極をこの目的のためにノードａに接続す
る。同様に、テスト構造R1b,R2b,R3bを４個のスイッチ
（MOSトランジスタ）B1,B2,B3及びB4を経て同一の接続
端子31,32,33及び34に接続する。これらトランジスタ
B1,B2,B3及びB4のゲート電極をノードｂに接続する。テ
スト構造R1b,R2b,R3bの接続端子31及び32への接続をテ
スト構造R1a,R2a,R3aのその接続と交換してある点に注
意されたい。しかし、R2bの出力端子33及び34への接続
はR2aのその接続と交換してない。従って、このとき端
子31の代わりに端子32に供給される刺激に対する端子33
及び34で測定される応答の極性が逆になる。この極性の
逆転は出力端子33及び34の抵抗R2bへの接続を交換する
ことにより除去することができる。第3a図には４個のス
イッチ（MOSトランジスタ）C1,C2,C3及びC4を経て接続
端子31〜34に接続された第３のテスト構造R1c,R2c,R3c
が示されている。これらトランジスタC1〜C4の全てのゲ
ート電極をノードｃに接続する。十分に高い電圧がこの
ノードｃに供給されると、これらスイッチがテスト構造
R1c,R2c,R3cを接続端子31〜34に接続する。この場合に
はこのテスト構造とこれら接続端子との間の接続を、刺
激が接続端子33を経て供給され、その応答が接続端子31
及び32で測定されるようにする。第3a図に示す第４のテ
スト構造は４個のスイッチ（MOSトランジスタ）D1〜D4
を経て接続端子31〜34に接続されるテスト構造R1d,R2d,
R3dを具えている。この接続は、刺激が接続端子34に供
給され、その応答が接続端子31及び32に現れるように実
現し、この場合の応答の極性はテスト構造R1c,R2c,R3c
の応答と逆極性になる。
よるテスト装置の回路の一好適実施例を示す。従来の技
術のものと比較して必要とされる接続端子の数が著しく
少なくなる。第２図に示す４ポイントテスト構造の例は
同時に開閉される４個のスイッチS1,S2,S3及びS4を具え
る。第3a図はこのような４ポイントテスト構造を４個具
えている。従来の技術ては６個の接続端子、即ち刺激用
の２個の接続端子、応答測定用の２個の接続端子及びマ
ルチプレクサ回路制御用の２個の接続端子を必要とす
る。第3a図には４個のテスト構造をR1a,R2a,R3a;R1b,R2
b,R3b;R1c,R2c,R3c;R1d,R2d,R3dとして示してある。第
１テスト構造R1a,R2a,R3aはノードａに十分高い制御電
圧が供給されるとき４個の半導体スイッチ（MOSトラン
ジスタ）A1,A2,A3及びA4により接続端子31,32,33及び34
に接続されるようにする。これらトランジスタA1〜A4の
４個の制御電極をこの目的のためにノードａに接続す
る。同様に、テスト構造R1b,R2b,R3bを４個のスイッチ
（MOSトランジスタ）B1,B2,B3及びB4を経て同一の接続
端子31,32,33及び34に接続する。これらトランジスタ
B1,B2,B3及びB4のゲート電極をノードｂに接続する。テ
スト構造R1b,R2b,R3bの接続端子31及び32への接続をテ
スト構造R1a,R2a,R3aのその接続と交換してある点に注
意されたい。しかし、R2bの出力端子33及び34への接続
はR2aのその接続と交換してない。従って、このとき端
子31の代わりに端子32に供給される刺激に対する端子33
及び34で測定される応答の極性が逆になる。この極性の
逆転は出力端子33及び34の抵抗R2bへの接続を交換する
ことにより除去することができる。第3a図には４個のス
イッチ（MOSトランジスタ）C1,C2,C3及びC4を経て接続
端子31〜34に接続された第３のテスト構造R1c,R2c,R3c
が示されている。これらトランジスタC1〜C4の全てのゲ
ート電極をノードｃに接続する。十分に高い電圧がこの
ノードｃに供給されると、これらスイッチがテスト構造
R1c,R2c,R3cを接続端子31〜34に接続する。この場合に
はこのテスト構造とこれら接続端子との間の接続を、刺
激が接続端子33を経て供給され、その応答が接続端子31
及び32で測定されるようにする。第3a図に示す第４のテ
スト構造は４個のスイッチ（MOSトランジスタ）D1〜D4
を経て接続端子31〜34に接続されるテスト構造R1d,R2d,
R3dを具えている。この接続は、刺激が接続端子34に供
給され、その応答が接続端子31及び32に現れるように実
現し、この場合の応答の極性はテスト構造R1c,R2c,R3c
の応答と逆極性になる。
【０００９】 第3b図は本発明テスト装置の他の部分30を示し、この
サブ回路30は第3a図のノードａ〜ｄに接続される入力端
子31〜34を具える。それぞれトランジスタT1,L1;T2,L2;
T3,L3及びT4,L4から成る４個の増幅器を入力端子31〜34
に接続し、それらのトランジスタT1〜T4のゲート電極を
それぞれ入力端子31〜34に接続する。トランジスタ対
T1,L1〜T4,L4の各々を電源ラインＶと電流源CSとの間に
接続する。電流源CSの他側を共通の“接地”端子Ｇに接
続し、この共通端子を基板又は特別の共通接地接続端子
に接続する。トランジスタL1〜L4は付加として接続す
る。トランジスタL1,T1〜L4,T4から成る４個の増幅器の
出力端子をインバータI1〜I4の入力端子に接続する。こ
れらインバータも電源ラインＶ及び共通端子Ｇを経て給
電する。これら４個のインバータI1〜I4の出力端子をも
って第3a図のスイッチA1〜A4,B1〜B4,C1〜C4及びD1〜D4
をそれぞれ制御する接続点a,b,c及びｄを構成する。ト
ランジスタT1,L1〜T4,L4からなる増幅器及びインバータ
I1〜I4のための電源（電源ラインＶから与えられる）は
４個の接続端子31〜34の１つに供給される刺激から得ら
れるようにする。この目的のために、入力端子31〜34を
ダイオードD1〜D4を経て電源ラインＶに接続する。
サブ回路30は第3a図のノードａ〜ｄに接続される入力端
子31〜34を具える。それぞれトランジスタT1,L1;T2,L2;
T3,L3及びT4,L4から成る４個の増幅器を入力端子31〜34
に接続し、それらのトランジスタT1〜T4のゲート電極を
それぞれ入力端子31〜34に接続する。トランジスタ対
T1,L1〜T4,L4の各々を電源ラインＶと電流源CSとの間に
接続する。電流源CSの他側を共通の“接地”端子Ｇに接
続し、この共通端子を基板又は特別の共通接地接続端子
に接続する。トランジスタL1〜L4は付加として接続す
る。トランジスタL1,T1〜L4,T4から成る４個の増幅器の
出力端子をインバータI1〜I4の入力端子に接続する。こ
れらインバータも電源ラインＶ及び共通端子Ｇを経て給
電する。これら４個のインバータI1〜I4の出力端子をも
って第3a図のスイッチA1〜A4,B1〜B4,C1〜C4及びD1〜D4
をそれぞれ制御する接続点a,b,c及びｄを構成する。ト
ランジスタT1,L1〜T4,L4からなる増幅器及びインバータ
I1〜I4のための電源（電源ラインＶから与えられる）は
４個の接続端子31〜34の１つに供給される刺激から得ら
れるようにする。この目的のために、入力端子31〜34を
ダイオードD1〜D4を経て電源ラインＶに接続する。
【００１０】 第3b図に示す回路の動作は次の通りである。刺激が接
続端子31に供給されると、出力ノードａがインバータ
T1,L1及びI1を経て高論理レベルになるためテスト構造R
1a,R2a,R3aが選択される（第3a図）。他の出力ノード
（インバータI2,I3及びI4の出力端子）は、関連する入
力端子32〜34に供給される電圧が十分に高くないため、
共通端子Ｇで決まる低電圧レベルに維持される。テスト
構造R1a,R2a及びR3aを構成する第3a図に示す分圧器は、
ノード33及び34の電圧増幅器／インバータT3,I3及びT4,
I4のしきい値電圧を越えない十分低い値に維持されるよ
うに設計する必要がある。接続端子32の電圧は０ボルト
であるため、全刺激がテスト構造R1a,R2a及びR3a間に印
加され、スイッチ（トランジスタ）A1〜A4が閉じ、応答
が出力端子33及び34で測定される。同時に、ノードb,c,
dの電圧が十分に低く、スイッチ（トランジスタ）B1〜B
4,C1〜C4,D1〜D4が開いたままであれば、この応答はR
1a,R2a,R3aの特性を反映するものとなる。スイッチ（ト
ランジスタ）B1〜B4,C1〜C4,D1〜D4の何れか一つを流れ
るリーク電流はこの測定に影響を与える。これらスイッ
チ（トランジスタ）のしきい値電圧の適切な選択により
防止することができる。しかし、場合によっては、例え
ばプロセス変動に関連してしきい値電圧にプロセス制約
がある場合には、リーク電流は不可避である。このよう
な場合にはリーク電流の影響は共通端子Ｇの電圧をもっ
と低くして測定をくり返すことにより検出するたとがで
き、また除去することもできる。
続端子31に供給されると、出力ノードａがインバータ
T1,L1及びI1を経て高論理レベルになるためテスト構造R
1a,R2a,R3aが選択される（第3a図）。他の出力ノード
（インバータI2,I3及びI4の出力端子）は、関連する入
力端子32〜34に供給される電圧が十分に高くないため、
共通端子Ｇで決まる低電圧レベルに維持される。テスト
構造R1a,R2a及びR3aを構成する第3a図に示す分圧器は、
ノード33及び34の電圧増幅器／インバータT3,I3及びT4,
I4のしきい値電圧を越えない十分低い値に維持されるよ
うに設計する必要がある。接続端子32の電圧は０ボルト
であるため、全刺激がテスト構造R1a,R2a及びR3a間に印
加され、スイッチ（トランジスタ）A1〜A4が閉じ、応答
が出力端子33及び34で測定される。同時に、ノードb,c,
dの電圧が十分に低く、スイッチ（トランジスタ）B1〜B
4,C1〜C4,D1〜D4が開いたままであれば、この応答はR
1a,R2a,R3aの特性を反映するものとなる。スイッチ（ト
ランジスタ）B1〜B4,C1〜C4,D1〜D4の何れか一つを流れ
るリーク電流はこの測定に影響を与える。これらスイッ
チ（トランジスタ）のしきい値電圧の適切な選択により
防止することができる。しかし、場合によっては、例え
ばプロセス変動に関連してしきい値電圧にプロセス制約
がある場合には、リーク電流は不可避である。このよう
な場合にはリーク電流の影響は共通端子Ｇの電圧をもっ
と低くして測定をくり返すことにより検出するたとがで
き、また除去することもできる。
【００１１】 他の状態において刺激が接続端子33に供給され、端子
34が０ボルトに維持される場合には、インバータI3の出
力端子（ノードｃ）が高論理レベルになるためトランジ
スタC1〜C4がターンオンする（第3a図参照）。テスト構
造R1c〜R3cが接続端子33及び34に接続されるため、全刺
激がこれら端子間に印加され、その応答を端子31及び32
で測定することができる。以上から、本例実施例では４
個の異なるテスト構造を４個の接続端子により選択し、
刺激に対する応答を測定することができること明らかで
ある。前述の従来の技術では６個の接続端子を必要とす
る。1024個の異なるテスト構造をテスト装置により測定
する必要がある場合本発明では12個の接続端子を必要と
するのに対し、従来の技術ては17個の接続端子を必要と
する。
34が０ボルトに維持される場合には、インバータI3の出
力端子（ノードｃ）が高論理レベルになるためトランジ
スタC1〜C4がターンオンする（第3a図参照）。テスト構
造R1c〜R3cが接続端子33及び34に接続されるため、全刺
激がこれら端子間に印加され、その応答を端子31及び32
で測定することができる。以上から、本例実施例では４
個の異なるテスト構造を４個の接続端子により選択し、
刺激に対する応答を測定することができること明らかで
ある。前述の従来の技術では６個の接続端子を必要とす
る。1024個の異なるテスト構造をテスト装置により測定
する必要がある場合本発明では12個の接続端子を必要と
するのに対し、従来の技術ては17個の接続端子を必要と
する。
【００１２】 第４図は本発明によるセルフマルチプレクシングテス
ト構造の他の実施例を示す。セルフマルチプレクシング
テスト構造のこの部分は半導体ウェファ上のテスト構造
を選択する電子回路を具えている。図示の電子回路を用
いて12個の異なるテスト構造の１つを選択することがで
き、選択したテスト構造を第3a図に示すスイッチにより
２個の電源端子及び２個の応答測定用接続端子に接続す
ることができる。これら４個の接続端子は第４図に41,4
2,43及び44で示してある。これら４個の接続端子41〜44
に、第3b図に示す回路30と同一の構成を有するサブ回路
301を接続する。第４図に示す回路はもう１つのサブ回
路302も具え、このサブ回路の４個の入力端子をインバ
ータI41〜I44を経て接続端子41〜44に接続する。サブ回
路302は、ダイオードD1〜D4をインバータI41〜I44の出
力端子に接続しないで接続端子41〜44に直接接続する点
を除いて第3b図に示す回路30と同様に構成する。サブ回
路301の出力端子ah,bh,ch及びdhを論理ゲートPa2〜Pa4;
Pb1,Pb3〜Pb4;Pc1,Pc2,Pc4及びPd1〜Pd3にそれぞれ接続
する。サブ回路302の出力端子al,bl,cl及びdlを論理ゲ
ートPb1,Pc1,Pd1;Pa2,Pc2,Pd2,Pa3,Pb3,Pd3;Pa4,Pb4,P
c4にそれぞれ接続する。
ト構造の他の実施例を示す。セルフマルチプレクシング
テスト構造のこの部分は半導体ウェファ上のテスト構造
を選択する電子回路を具えている。図示の電子回路を用
いて12個の異なるテスト構造の１つを選択することがで
き、選択したテスト構造を第3a図に示すスイッチにより
２個の電源端子及び２個の応答測定用接続端子に接続す
ることができる。これら４個の接続端子は第４図に41,4
2,43及び44で示してある。これら４個の接続端子41〜44
に、第3b図に示す回路30と同一の構成を有するサブ回路
301を接続する。第４図に示す回路はもう１つのサブ回
路302も具え、このサブ回路の４個の入力端子をインバ
ータI41〜I44を経て接続端子41〜44に接続する。サブ回
路302は、ダイオードD1〜D4をインバータI41〜I44の出
力端子に接続しないで接続端子41〜44に直接接続する点
を除いて第3b図に示す回路30と同様に構成する。サブ回
路301の出力端子ah,bh,ch及びdhを論理ゲートPa2〜Pa4;
Pb1,Pb3〜Pb4;Pc1,Pc2,Pc4及びPd1〜Pd3にそれぞれ接続
する。サブ回路302の出力端子al,bl,cl及びdlを論理ゲ
ートPb1,Pc1,Pd1;Pa2,Pc2,Pd2,Pa3,Pb3,Pd3;Pa4,Pb4,P
c4にそれぞれ接続する。
【００１３】 第４図に示すマルチプレクサ回路の動作は次の通りで
ある。サブ回路301及び302の出力端子に接続された論理
ゲートはANDゲートである。電圧＋Ｖが接続端子41に供
給されると、サブ回路301の出力端子ahが高論理レベル
になる。0Vの信号が接続端子44に供給されるとサブ回路
302の出力端子dlも高論理レベルになる。これは、接続
端子44の0V信号がインバータI44によりサブ回路302の入
力端子において高論理信号に変換されるためである。論
理ANDゲートPa4は回路301の出力端子ahとサブ回路302の
出力端子dlとに接続されている結果、このゲートPa4の
出力端子mmが高論理レベルになり、これに接続されたス
イッチの閉成により12個のテスト構造の１つが選択され
る。これらスイッチは、第１スイッチがテスト構造を電
源端子41に接続し、他の１つのスイッチがテスト構造を
0V接続端子44に接続し、他の２つのスイッチがテスト構
造を刺激に対する応答を測定する接続端子42及び43に接
続するよう構成する。論理ゲートPa4の出力mmによるテ
スト構造のスイッチオン後に、駆動されたテスト構造の
抵抗の直列接続により生ずる分圧作用のために接続端子
42及び43の電圧が上昇する。低論理信号を高論理レベル
に変換するインバータI41〜I44の変換しきい値電圧をス
イッチ構造分圧器により端子42及び43に発生する電圧よ
り低くする必要があること明らかである。電源電圧Ｖ及
び0V電圧が他の接続端子、例えば42及び44に供給される
と、他のテスト構造、例えばANDゲートPb4の出力信号nn
で駆動されるテスト構造が選択される。
ある。サブ回路301及び302の出力端子に接続された論理
ゲートはANDゲートである。電圧＋Ｖが接続端子41に供
給されると、サブ回路301の出力端子ahが高論理レベル
になる。0Vの信号が接続端子44に供給されるとサブ回路
302の出力端子dlも高論理レベルになる。これは、接続
端子44の0V信号がインバータI44によりサブ回路302の入
力端子において高論理信号に変換されるためである。論
理ANDゲートPa4は回路301の出力端子ahとサブ回路302の
出力端子dlとに接続されている結果、このゲートPa4の
出力端子mmが高論理レベルになり、これに接続されたス
イッチの閉成により12個のテスト構造の１つが選択され
る。これらスイッチは、第１スイッチがテスト構造を電
源端子41に接続し、他の１つのスイッチがテスト構造を
0V接続端子44に接続し、他の２つのスイッチがテスト構
造を刺激に対する応答を測定する接続端子42及び43に接
続するよう構成する。論理ゲートPa4の出力mmによるテ
スト構造のスイッチオン後に、駆動されたテスト構造の
抵抗の直列接続により生ずる分圧作用のために接続端子
42及び43の電圧が上昇する。低論理信号を高論理レベル
に変換するインバータI41〜I44の変換しきい値電圧をス
イッチ構造分圧器により端子42及び43に発生する電圧よ
り低くする必要があること明らかである。電源電圧Ｖ及
び0V電圧が他の接続端子、例えば42及び44に供給される
と、他のテスト構造、例えばANDゲートPb4の出力信号nn
で駆動されるテスト構造が選択される。
【００１４】 論理ANDゲートPa2〜Pa4;Pb1,Pb3,Pb4;Pc1,Pc2,Pc4;P
d1〜Pd3は単一のNMOSトランジスタとして構成すること
ができる。この場合にはこれらトランジスタのドレイン
をサブ回路301の出力端子にそれぞれ接続すると共にそ
れらのゲートをサブ回路302の出力端子にそれぞれ接続
する。次いでこれらトランジスタのソースを第2b図に示
すスイッチのゲートに接続する。テストサイクルの終了
後のこれらのスイッチの滅勢のために、トランジスタと
して構成したこれらANDゲートのソースを負荷を経て0V
ラインに接続するのが有利である。
d1〜Pd3は単一のNMOSトランジスタとして構成すること
ができる。この場合にはこれらトランジスタのドレイン
をサブ回路301の出力端子にそれぞれ接続すると共にそ
れらのゲートをサブ回路302の出力端子にそれぞれ接続
する。次いでこれらトランジスタのソースを第2b図に示
すスイッチのゲートに接続する。テストサイクルの終了
後のこれらのスイッチの滅勢のために、トランジスタと
して構成したこれらANDゲートのソースを負荷を経て0V
ラインに接続するのが有利である。
【００１５】 サブ回路301及び302は第3b図にI1〜I4で示すインバー
タを省略して簡単化するこもできる。しかし、この場合
には第４図に示す論理ANDゲートを論理NORゲートと置き
替える必要がある。この場合には必要とされる素子の数
が少なくなり有利であること勿論である。
タを省略して簡単化するこもできる。しかし、この場合
には第４図に示す論理ANDゲートを論理NORゲートと置き
替える必要がある。この場合には必要とされる素子の数
が少なくなり有利であること勿論である。
【図１】 シリコンウェファの一例を示す平面図であ
る。
る。
【図２】 テスト構造の一例を示す回路図である。
【図３】 ａ及びｂは本発明によるセルフマルチプレク
シング４ポイントテスト構造の一実施例を示す回路図で
ある。
シング４ポイントテスト構造の一実施例を示す回路図で
ある。
【図４】 本発明によるセルフマルチプレクシングテス
ト構造の他の実施例を示す回路図である。
ト構造の他の実施例を示す回路図である。
31〜34……接続端子 R1a R3a;R1b〜R3b;R1c〜R3c;R1d〜R3d……テスト構造 A1〜A4;B1〜B4;C1〜C4;D1〜D4……スイッチ（MOSトラン
ジスタ） ａ〜ｄ……ノード 30……サブ回路（マルチプレクサ） T1,L1;T2,L2;T3,L3;T4,L4……増幅器 I1〜I4……インバータ D1〜D4……ダイオード Ｖ……電源ライン Ｇ……共通接地端子 CS……電流源 41〜44……接続端子 301,302……サブ回路 Pa2,…Pd3……論理ゲート I41〜I44……インバータ
ジスタ） ａ〜ｄ……ノード 30……サブ回路（マルチプレクサ） T1,L1;T2,L2;T3,L3;T4,L4……増幅器 I1〜I4……インバータ D1〜D4……ダイオード Ｖ……電源ライン Ｇ……共通接地端子 CS……電流源 41〜44……接続端子 301,302……サブ回路 Pa2,…Pd3……論理ゲート I41〜I44……インバータ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ヨハネス ヨゼフ マリア ヨーステン オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (72)発明者 コルネリス レオナルダス マリア フ ァン デル クラーウ オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 特開 昭60−58560（ＪＰ，Ａ) 特開 平１−217274（ＪＰ，Ａ) 特開 平１−253670（ＪＰ，Ａ) 特開 昭63−42140（ＪＰ，Ａ) 特開 昭59−65270（ＪＰ，Ａ) 実開 平１−95742（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/30
Claims (8)
- 【請求項１】基板上に集積され、複数のテスト構造のパ
ラメータを測定及び／又はテストするテスト装置であっ
て、テスト刺激信号受信用及び／又は応答出力用の外部
からアクセスし得る複数の接続端子を有し、これらの接
続端子はスイッチを介して前記複数のテスト構造に接続
され、更にマルチプレクサ回路が設けられ、該マルチプ
レクサ回路がこれらのスイッチを制御して前記複数のテ
スト構造の何れか１つを前記複数の接続端子に接続する
よう構成され、且つ前記接続端子が前記マルチプレクサ
回路の制御入力端子にも接続され、テスト刺激信号がマ
ルチプレクサ回路の動作も制御するよう構成されている
ことを特徴とするテスト装置。 - 【請求項２】前記マルチプレクサ回路が複数の増幅器を
具え、それらの入力端子が前記複数の接続端子にそれぞ
れ接続され、それらの出力端子が前記複数のテスト構造
のスイッチの開閉を制御するよう結合されていることを
特徴とする請求項１記載のテスト装置。 - 【請求項３】前記マルチプレクサ回路は第１及び第２サ
ブ回路を具え、各サブ回路は複数固の増幅器を具え、第
１サブ回路内のこれらの増幅器はそれぞれ異なる接続端
子に接続し、第２サブ回路内のこれらの増幅器はそれぞ
れ各別のインバータを介して異なる接続端子に接続し、
第１サブ回路の複数の増幅器の各々の出力端子と第２サ
ブ回路の複数の増幅器の各々の出力端子との組合わせ
を、同一の接続端子に接続された増幅器の出力端子の組
合わせを除いて、それぞれ論理ゲートと関連させ、それ
ぞれの論理ゲートの入力端子を関連する出力端子に接続
し、それぞれの論理ゲートの出力によりそれぞれのテス
ト構造のスイッチ群を制御してテスト構造を選択し接続
端子へ接続するように構成されていることを特徴とする
請求項１記載のテスト装置。 - 【請求項４】前記増幅器の各々は２個の直列接続インバ
ータから成り、前記論理ゲートは、ANDゲートであるこ
とを特徴とする請求項３記載の装置。 - 【請求項５】前記増幅器の各々は１個のインバータから
成り、前記論理ゲートはNORゲートであることを特徴と
する請求項３記載の装置。 - 【請求項６】前記増幅器は２個の直列接続インバータを
具えることを特徴とする請求項２記載の装置。 - 【請求項７】前記増幅器は当該テスト構造の各接続端子
にダイオードを介して接続された電圧ラインを経て給電
され、これらダイオードは全て同一の極性に接続してあ
ることを特徴とする請求項２記載の装置。 - 【請求項８】いくつかの集積回路が規則正しいパターン
に設けられ、これら集積回路が分離領域により互いに分
離されているウェファ形態の基板において、請求項１〜
７の何れかに記載の少なくとも１つのテスト装置が当該
基板の分離領域内に設けられていることを特徴とする基
板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8902964 | 1989-12-01 | ||
| NL8902964A NL8902964A (nl) | 1989-12-01 | 1989-12-01 | Op substraat geintegreerd teststelsel. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274478A JPH03274478A (ja) | 1991-12-05 |
| JP3304355B2 true JP3304355B2 (ja) | 2002-07-22 |
Family
ID=19855729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32334690A Expired - Lifetime JP3304355B2 (ja) | 1989-12-01 | 1990-11-28 | テスト装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5313158A (ja) |
| EP (1) | EP0430372B1 (ja) |
| JP (1) | JP3304355B2 (ja) |
| KR (1) | KR100238744B1 (ja) |
| DE (1) | DE69016947T2 (ja) |
| NL (1) | NL8902964A (ja) |
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| US6046600A (en) * | 1995-10-31 | 2000-04-04 | Texas Instruments Incorporated | Process of testing integrated circuit dies on a wafer |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
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| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6230067B1 (en) * | 1999-01-29 | 2001-05-08 | Bp Microsystems | In-line programming system and method |
| JP3277914B2 (ja) * | 1999-04-30 | 2002-04-22 | 日本電気株式会社 | プロセスパラメータ測定回路を有する集積回路装置 |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
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| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
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| DE10028145C2 (de) | 2000-06-07 | 2002-04-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Testen von Transistoren und Halbleiterscheibe mit einer solchen Schaltungsanordnung |
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1989
- 1989-12-01 NL NL8902964A patent/NL8902964A/nl not_active Application Discontinuation
-
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- 1990-11-26 EP EP90203121A patent/EP0430372B1/en not_active Expired - Lifetime
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- 1990-11-28 JP JP32334690A patent/JP3304355B2/ja not_active Expired - Lifetime
- 1990-11-30 KR KR1019900019654A patent/KR100238744B1/ko not_active IP Right Cessation
-
1993
- 1993-01-12 US US08/004,477 patent/US5313158A/en not_active Expired - Lifetime
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