JP2765508B2 - 半導体集積回路およびその試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路およびそ
の試験方法に係わり、特に高駆動能力の出力バッフアの
出力電流測定時の電流誤差を改善した半導体集積回路お
よびその試験方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化、多機
能化に伴って入出力端子の多端子化が進むとともに、こ
れらの端子に接続される入出力バッファも種々の機能を
備えたものが要求されてきた。そのため、例えば半導体
集積回路をテストする際にその内部をテストモードに移
行させた状態で内部回路機能を確認し、かつ半導体集積
回路の外部回路とインタフェースする入出力バッファの
電気的特性も確認する必要があり、これらの入出力バッ
ファの電気的特性測定もそれぞれの機能に則した方法が
工夫されている。

【０００３】この種の入出力バッファのうち従来の低駆
動用の出力バッファの一例をブロック図で示した図４
（ａ）を参照すると、この出力バッファＢ１０は入力端
２１および出力端２２を有し、入力端２１に供給された
信号を同極性で出力端２２から出力する。この出力バッ
ファＢ１０の駆動能力は一般的には外部に接続される半
導体装置の入力バッファを駆動できる出力電流が取り出
せる程度に設計されている。

【０００４】したがって、外部に接続される半導体装置
の入力回路が特に大電流を必要とする構成になっている
場合の要求として、この出力バッファから大きな出力電
流を引きだせるように出力を構成するトランジスタのサ
イズを大きく設計する。

【０００５】一方、ゲートアレイ構造を有する半導体集
積回路においては、あらかじめ基本となるゲート（例え
ばＮＡＮＤ，ＮＯＲ等）をチップ上に列状に配置してお
き、すべての論理をある限られた種類の基本ゲートで表
現しながら設計をすすめるが、このとき、チップ周辺部
には入力、出力バッファもあらかじめ配置されている。

【０００６】しかしながら、前述した出力電流の大きな
出力バッファを限られた周辺部の領域内に多数配置して
おくことは、レイアウトの効率から考えても無駄な面積
を要するので、特別な場合を除き、出力電流が比較的小
さな出力バッファをあらかじめ配置してある。

【０００７】これらの出力バッファを必要に応じて大電
流出力を必要とする出力バッファに転用するのが一般的
である。その場合の従来の低駆動用の出力バッファを用
いた高駆動出力バッファの一例をブロック図で示した図
４（ｂ）を参照すると、出力電流が比較的小さな出力バ
ッファＢ１１〜Ｂ１ｎが、所望の出力電流に対応させて
複数個並列接続されている。

【０００８】すなわち、入力端子２３に出力バッファＢ
１１〜Ｂ１ｎの入力端が共通接続され、それぞれの出力
端は出力端子２４に共通接続されて構成される。

【０００９】ここで、入力端子２３に信号が供給される
と出力バッファＢ１１〜Ｂ１ｎにそれぞれ入力され、そ
れぞれの出力の合計出力が出力端子２４に出力されるの
で、大きな出力電流を取り出しても、個々の出力バッフ
ァＢ１１〜Ｂ１ｎにはその個数分に分割された電流しか
流れず、比較的小さい駆動能力の出力バッファだけを配
置しておけばよいことになる。

【００１０】

【発明が解決しようとする課題】上述した従来のゲート
アレイ方式における半導体集積回路に搭載される出力バ
ッファは、その半導体集積回路の電気的特性試験を実施
する場合において、試験装置、例えばＩＣテスターと彼
試験用半導体集積回路とが電気的に接続される。

【００１１】この電気的特性試験のまず最初に実行され
るのは、半導体集積回路が半導体ウェハ上に分割前のチ
ップが形成された状態で行なわれる。まだウェハ状であ
るため、ＩＣテスターと半導体集積回路との接続は、当
然試験時のみの一時的な接続であるから、ＩＣテスター
のテストヘッド部に装着されたプローバの金属探針を、
チップ周辺部に配置された出力バッファの出力端が接続
される外部端子電極に接触させた状態である。

【００１２】この金属探針を接触させる接続では１〜５
Ω程度の接触抵抗が生じる。この接触抵抗により、出力
バッファに大電流を流すと、この大電流は出力バッフア
から金属探針を通りＩＣテスターおよびチップの共通接
地電位に流れることになる。

【００１３】そのため、金属探針の接触抵抗により大き
な電圧降下が生じ、この電圧降下分が測定誤差となる欠
点があった。

【００１４】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ＩＣテスターによる電気的特性測定時
に、半導体集積回路の電極に接触される金属探針の接触
抵抗によって生じる、高駆動出力バッファの測定誤差を
低減した半導体集積回路およびその試験方法を提供する
ことにある。

【００１５】

【課題を解決するための手段】本発明の半導体集積回路
の特徴は、内部回路から出力される信号を出力端子を介
して外部へ供給する出力バッファ群を有し、これらのバ
ッファ群が駆動能力の小さい低駆動出力バッファ群とこ
の低駆動出力バッファを複数個組み合せて駆動能力を大
きくした高駆動出力バッファ群とからなる半導体集積回
路において、前記低駆動出力バッファ群の少なくとも一
部はテスト制御端子を備え、この端子に供給される所定
のテスト信号の能動状態に応答して出力がハイインピー
ダンス状態、論理レベルのハイレベル状態または論理レ
ベルのロウレベル状態のいずれかの出力状態になる３状
態出力バッファからなり、この３状態出力バッファ複数
個の入力端が互に共通接続されかつそれぞれの出力端も
互に共通接続されて前記高駆動出力バッファが構成され
ることにある。

【００１６】本発明の半導体集積回路の試験方法の特徴
は、内部回路から出力される信号を出力端子を介して外
部へ供給する出力バッファ群が駆動能力の小さい低駆動
出力バッファ群とこの低駆動出力バッファを複数個組み
合せて駆動能力を大きくした高駆動出力バッファ群とか
らなり、この高駆動出力バッファの出力電流を、前記出
力端子および接地電位間に挿入された試験装置で測定す
る半導体集積回路の試験方法において、前記低駆動出力
バッファ群の少なくとも一部はテスト制御端子を備え、
この端子に供給されるテスト信号の能動状態に応答して
出力がハイインピーダンス状態、論理レベルのハイレベ
ル状態または論理レベルのロウレベル状態のいずれかの
出力状態になる３状態出力バッファからなり、前記高駆
動出力バッファはこの３状態出力バッファ複数個の入力
端が互に共通接続されかつそれぞれの出力端も互に共通
接続されてテスト制御機能付の高駆動出力バッファから
なり、この高駆動出力バッファの出力電流測定は、この
高駆動出力バッファを構成する前記３状態出力バッファ
群のうちの１つに前記テスト信号を能動状態にして供給
し、残りの前記３状態出力バッファ群には前記テスト信
号を非能動状態にして供給して前記出力端子から流れ出
る１つの前記３状態出力バッファの出力電流を測定し、
この測定動作を残りの前記３状態出力バッファのそれぞ
れに順次実行して、それぞれの前記出力電流を測定する
ことにある。

【００１７】

【実施例】まず、本発明の一実施例について図面を参照
しながら説明する。

【００１８】図１（ａ）は一実施例の出力バッファおよ
びその測定回路の要部を示すブロック図であり、図１
（ｂ）は出力バッファの構成回路の一例を示す回路図で
ある。

【００１９】図１を参照すると、本実施例による半導体
集積回路の高駆動出力バッファは、複数個の低駆動出力
バッファＢ１〜Ｂｎを備え、これらの低駆動出力バッフ
ァＢ１〜Ｂｎはそれぞれテスト制御端子Ｔ１〜Ｔｎを有
し、この端子に供給される所定のテスト信号の能動状態
または非能動状態に応答して出力がハイインピーダンス
状態、論理レベルのハイレベル状態または論理レベルの
ロウレベル状態のいずれかの出力状態になる低駆動出力
バッファ（以下、３状態出力バッファと称す）Ｂ１〜Ｂ
ｎからなり、この３状態出力バッファ複数個の入力端が
互に共通接続されかつそれぞれの出力端も互に共通接続
されて高駆動出力バッファ１が構成されている。

【００２０】３状態出力バッファＢ１〜Ｂｎは、公知の
回路構成であり、例えば、電源電位および接地電位間に
Ｐチャネル型ＭＯＳトランジスタＱ１およびＮチャネル
型ＭＯＳトランジスタＱ２が直列接続され、Ｐチャネル
型ＭＯＳトランジスタＱ１のゲート電極には２入力ＮＡ
ＮＤゲート素子１１が、Ｎチャネル型ＭＯＳトランジス
タＱ１のゲート電極には２入力ＮＡＮＤゲート素子１２
がそれぞれ接続され、これら２つのゲート素子１１，１
２の各一方の入力端は入力端子２に共通接続され、ＮＡ
ＮＤゲート素子１１の他方の入力端はテスト信号線がイ
ンバータ１３を介して接続され、ＮＯＲゲート素子１２
の他方の入力端はテスト信号線が直接接続されて構成さ
れている。

【００２１】上述した構成による高駆動出力バッファ１
の通常の高駆動動作状態では、テスト制御端子Ｔ１〜Ｔ
ｎをロウレベルにして３値状態出力バッファＢ１〜Ｂｎ
がそれぞれ同時に入力信号を出力端子３に出力する。こ
のときの出力電流はそれぞれのバッファの出力電流の合
計値が取り出される。

【００２２】それぞれのテスト制御端子Ｔ１〜Ｔｎはそ
れぞれ独立に制御されるから、１つの高駆動出力バッフ
ァ１を構成する複数個の３状態出力ハッファＢ１〜Ｂｎ
のうち、任意の３状態出力バッファのテスト制御端子を
ハイレベルにすると、その３状態出力バッファのみをハ
イインピーダンス状態にし、残りの３状態出力バッファ
だけから出力信号を出力させることが出来る。

【００２３】またその逆に、１つの３状態出力バッファ
のテスト制御端子のみをロウレベルにして、その３状態
出力バッファのみを入力信号出力状態にし、残りの３状
態出力バッファは全てハイインピーダンス状態にするこ
とが出来る。

【００２４】後述する、電気的特性測定時の回路接続図
を示した図３を参照すると、これらのテスト制御端子Ｔ
１〜Ｔｎの選択は、テスト信号を複数ビットにしたデコ
ーダ４の複数出力端を、それぞれ複数個の３状態出力ハ
ッファＢ１〜Ｂｎのテスト制御端子Ｔ１〜Ｔｎに１本ず
つ接続し、複数ビットのテスト信号のハイレベルおよび
ロウレベルの状態の組み合せにより、いずれか１つの３
状態出力バッフアを選択的に能動状態にするこことがで
きる。

【００２５】なお、デコーダ４はこの半導体集積回路内
部に用意されるが外部端子に余裕があればデコーダ４は
不要で、直接外部端子にテスト制御端子Ｔ１〜Ｔｎが接
続されてもよい。

【００２６】上述した選択動作説明用のタイミングチャ
ートを示した図２を参照すると、この図では理解を容易
にするため、３状態出力バッファＢ１〜Ｂｎの出力端子
に出力される状態をそれぞれ別々に示してあるが、実際
はこれらの端子は互に共通接続されているので１つの出
力になる。

【００２７】期間ｔ１ではテスト制御端子Ｔ１の電位が
ロウレベル、テスト制御端子Ｔ２〜Ｔｎはハイレベルで
あるから対応する３状態出力バッファＢ１は入力信号を
低駆動で出力し、３状態出力バッファＢ２〜Ｂｎはハイ
インピーダンス状態である。

【００２８】次に、期間ｔ２ではテスト制御端子Ｔ２の
電位がロウレベル、テスト制御端子Ｔ１，Ｔ３〜Ｔｎは
ハイレベルであるから対応する３状態出力バッファＢ２
は入力信号を低駆動で出力し、３状態出力バッファＢ
１，Ｂ３〜Ｂｎはハイインピーダンス状態である。

【００２９】次に、期間ｔｎではテスト制御端子Ｔｎが
ロウレベル、テスト制御端子Ｔ１〜Ｔ（ｎ−１）はハイ
レベルであるから、対応する３状態出力バッファＢｎの
みは入力信号を低駆動で出力し、３状態出力バッファＢ
１〜Ｂ（ｎ−１）はハイインピーダンス状態である。

【００３０】それ以後の期間ｔｎ＋１以後は、テスト制
御端子Ｔ１〜Ｔｎの電位が全てロウレベルであるからテ
スト状態は終り、３状態出力バッファＢ１〜Ｂｎは高駆
動出力バッファとして入力信号を低駆動で出力する。

【００３１】この高駆動出力バッファ１を有する半導体
集積回路の出力電流の試験方法は、図１（ａ）、図１
（ｂ）および図２に併せて図３を参照すると、高駆動出
力バッファ１のテスト制御端子Ｔ１〜Ｔｎにテスト信号
を選択するデコーダ４が接続され、出力端子３には出力
電流測定のためのＩＣテスター５が接続されている。

【００３２】上述した接続状態で、出力端子３（外部端
子電極）に接触されたＩＣテスター５の金属探針６によ
る接触抵抗７が、出力端子３およびＩＣテスター５間に
生じる。

【００３３】デコーダ４に供給されるテスト信号を所定
の組み合せに設定して、高駆動出力バッファ１のテスト
制御端子Ｔ１にロウレベルを、他のテスト制御端子Ｔ２
〜Ｔｎにハイレベルをそれぞれ選択して供給する。

【００３４】この状態では前述したように、３状態出力
バッファＢ１は能動状態になり入力信号を低駆動で出力
する。他の３状態出力バッファＢ２〜Ｂｎはハイインピ
ーダンス状態になり、３状態出力バッファＢ１の出力電
流のみが金属探針６の接触抵抗７を介してＩＣテスター
５に流れるのでその電流値が測定される。

【００３５】次に、テスト信号を所定の組み合せに変え
て、高駆動出力バッファ１のテスト制御端子Ｔ２にロウ
レベルを、他のテスト制御端子Ｔ１，Ｔ３〜Ｔｎにハイ
レベルをそれぞれ選択して供給する。３状態出力バッフ
ァＢ１は能動状態になり入力信号を低駆動で出力し、そ
の出力電流のみが金属探針６の接触抵抗７を介してＩＣ
テスター５に流れてその電流値が測定される。

【００３６】同様の動作を３状態出力バッファＢｎから
出力される出力電流を測定するまで繰り返し実行する。

【００３７】上述のように測定した３状態出力バッファ
Ｂ１〜Ｂｎまでの出力電流値の総和が通常の動作状態に
おける高駆動出力バッファ１の出力電流値として得られ
る。

【００３８】上述したように、出力電流の測定をｎ回に
分割して測定することにより、１回ごとの電流値は１／
ｎとなり、接触抵抗７による電圧降下も１／ｎとなる。
したがって、電気的特性試験における金属探針６によっ
て生じる電圧降下に起因した測定誤差が小さくなる。

【００３９】

【発明の効果】以上説明したように、本発明の半導体集
積回路およびその試験方法は、複数個の低駆動出力バッ
ファを備え、これらの低駆動出力バッファはそれぞれテ
スト制御端子を有し、この端子に供給される所定のテス
ト信号の能動状態または非能動状態に応答して出力がハ
イインピーダンス状態、ハイレベル状態またはロウレベ
ル状態のいずれかの出力状態になる低駆動出力の３状態
出力バッファからなり、この３状態出力バッファ複数個
の入力端が互に共通接続されかつそれぞれの出力端も互
に共通接続されて構成された高駆動出力バッファを用い
て、３状態出力バッファ群のうちの１つにテスト信号を
能動状態にして供給し、残りの３状態出力バッファ群に
はテスト信号を非能動状態にして供給して出力端子から
流れ出る１つの３状態出力バッファの出力電流を測定
し、この測定動作を残りの３状態出力バッファのそれぞ
れに順次実行して、それぞれの出力電流を測定するよう
にしたので、これら個々の出力電流値の総和が全体とし
ての出力電流となる。したがって、１回当りの出力電流
の測定では、その電流値を十分に小さくすることが出来
るので、出力バッファと試験装置間の金属探針によって
生じる電圧降下に起因した測定誤差を小さく出来るとい
う効果を有する。

【図面の簡単な説明】

【図１】（ａ）本発明の一実施例の出力バッファおよび
その測定回路の要部を示すブロック図である。 （ｂ）出力バッファの構成回路の一例を示す回路図であ
る。

【図２】テスト制御端子の選択動作説明用のタイミング
チャートである。

【図３】実施例の電気的特性測定時の回路接続図であ
る。

【図４】（ａ）従来の低駆動用の出力バッファのブロッ
ク図である。 （ｂ）従来の低駆動用の出力バッファを用いた高駆動出
力バッファのブロック図である。

【符号の説明】 １ 高駆動出力バッファ ２，２１，２３ 入力端子 ３，２２，２４ 出力端子 ４ デコーダ ５ ＩＣテスター ６ 金属探針 ７ 接触抵抗 １１ ＮＡＮＤゲート素子 １２ ＮＯＲゲート素子 １３ インバータ Ｂ１〜Ｂｎ，Ｂ１０〜Ｂ１ｎ 低駆動出力バッファ Ｔ１〜Ｔｎ テスト制御端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 内部回路から出力される信号を出力端子
   を介して外部へ供給する出力バッファ群を有し、これら
   のバッファ群が駆動能力の小さい低駆動出力バッファ群
   とこの低駆動出力バッファを複数個組み合せて駆動能力
   を大きくした高駆動出力バッファ群とからなる半導体集
   積回路において、前記低駆動出力バッファ群の少なくと
   も一部はテスト制御端子を備え、この端子に供給される
   所定のテスト信号の能動状態に応答して出力がハイイン
   ピーダンス状態、論理レベルのハイレベル状態または論
   理レベルのロウレベル状態のいずれかの出力状態になる
   ３状態出力バッファからなり、この３状態出力バッファ
   複数個の入力端が互に共通接続されかつそれぞれの出力
   端も互に共通接続されて前記高駆動出力バッファが構成
   されることを特徴とする半導体集積回路。
2. 【請求項２】 内部回路から出力される信号を出力端子
   を介して外部へ供給する出力バッファ群が駆動能力の小
   さい低駆動出力バッファ群とこの低駆動出力バッファを
   複数個組み合せて駆動能力を大きくした高駆動出力バッ
   ファ群とからなり、この高駆動出力バッファの出力電流
   を、前記出力端子および接地電位間に挿入された試験装
   置で測定する半導体集積回路の試験方法において、前記
   低駆動出力バッファ群の少なくとも一部はテスト制御端
   子を備え、この端子に供給されるテスト信号の能動状態
   に応答して出力がハイインピーダンス状態、論理レベル
   のハイレベル状態または論理レベルのロウレベル状態の
   いずれかの出力状態になる３状態出力バッファからな
   り、前記高駆動出力バッファはこの３状態出力バッファ
   複数個の入力端が互に共通接続されかつそれぞれの出力
   端も互に共通接続されたテスト制御機能付の高駆動出力
   バッファからなり、この高駆動出力バッファの出力電流
   測定は、この高駆動出力バッファを構成する前記３状態
   出力バッファ群のうちの１つに前記テスト信号を能動状
   態にして供給し、残りの前記３状態出力バッファ群には
   前記テスト信号を非能動状態にして供給して前記出力端
   子から流れ出る１つの前記３状態出力バッファの出力電
   流を測定し、この測定動作を残りの前記３状態出力バッ
   ファのそれぞれに順次実行して、それぞれの前記出力電
   流を測定することを特徴とする半導体集積回路の試験方
   法。