JPH028490B2 - - Google Patents
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- JPH028490B2 JPH028490B2 JP60175366A JP17536685A JPH028490B2 JP H028490 B2 JPH028490 B2 JP H028490B2 JP 60175366 A JP60175366 A JP 60175366A JP 17536685 A JP17536685 A JP 17536685A JP H028490 B2 JPH028490 B2 JP H028490B2
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- JP
- Japan
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- logic
- circuit
- input
- signal
- buffers
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- 239000000872 buffer Substances 0.000 description 32
- 229920000747 poly(lactic acid) Polymers 0.000 description 11
- 238000012360 testing method Methods 0.000 description 9
- 238000005259 measurement Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理信号入力回路に関し、特に内部回
路のテストに適した入力回路に関する。
路のテストに適した入力回路に関する。
集積回路の高集積化に伴ない内部回路は大規模
化し複雑化しているため、内部回路のテストを短
時間に行なえるようにすることが重要となつてい
る。そのためには、通常動作モードとテストモー
ドとの判別を行なうこと、および信号入力端子に
接続されて論理信号を入力する回路をテストモー
ドのときに活性化したり逆に非活性化したりして
同回路の動作を制御するが要求される。
化し複雑化しているため、内部回路のテストを短
時間に行なえるようにすることが重要となつてい
る。そのためには、通常動作モードとテストモー
ドとの判別を行なうこと、および信号入力端子に
接続されて論理信号を入力する回路をテストモー
ドのときに活性化したり逆に非活性化したりして
同回路の動作を制御するが要求される。
したがつて、本発明の目的は内部回路のテスト
に適した論理信号入力回路を提供することにあ
る。
に適した論理信号入力回路を提供することにあ
る。
本発明による回路は、第１および第２の信号入
力端子と、第１の信号入力端子に接続されて論理
信号を入力する回路と、第２の信号入力端子に接
続されこの端子に通常の論理レベルとは異なるレ
ベルが入力されたことを検出して前記回路の動作
を制御する手段とを備えている。
力端子と、第１の信号入力端子に接続されて論理
信号を入力する回路と、第２の信号入力端子に接
続されこの端子に通常の論理レベルとは異なるレ
ベルが入力されたことを検出して前記回路の動作
を制御する手段とを備えている。
第２の信号入力端子に通常の論理レベルが供給
されるときは上記手段は動作しないので、第１の
信号入力端子に接続された回路は通常動作モード
で動作している。一方、通常レベルとは異なるレ
ベルが第２の信号入力端子に供給されると、上記
手段はそのレベル検出し上記回路をテスト動作モ
ードとなるように制御する。したがつて、第１の
信号入力端子に供給される信号はテスト信号とし
て受け付けられることになる。また、第２の信号
入力端子を他の回路に対し通常動作モードでの信
号入力端子として使うことができる。
されるときは上記手段は動作しないので、第１の
信号入力端子に接続された回路は通常動作モード
で動作している。一方、通常レベルとは異なるレ
ベルが第２の信号入力端子に供給されると、上記
手段はそのレベル検出し上記回路をテスト動作モ
ードとなるように制御する。したがつて、第１の
信号入力端子に供給される信号はテスト信号とし
て受け付けられることになる。また、第２の信号
入力端子を他の回路に対し通常動作モードでの信
号入力端子として使うことができる。
以下、図面を参照しながら本発明をより詳細に
説明する。
説明する。
第１図は本発明を適用できるプログラマブル論
理アレイ回路（Programmable Logic Array、
以下これをPLAと略称する）の概略構成図であ
る。
理アレイ回路（Programmable Logic Array、
以下これをPLAと略称する）の概略構成図であ
る。
一般に論理機能を遂行する装置として論理アレ
イ回路（LA）は広く用いられ、そこでは入出力
の交点をアンドやオア等のゲートによつて選択的
に論理接続してなるマトリクスアレイが用いられ
ている。ここでこのマトリクスアレイの各論理接
続をその特性がマスクの形状等により一の状態又
は他の状態を各々情報１又は０に対応させうる素
子を用いてなし、これによつて入出力の間の論理
接続状態を任意に設定しうるようにしたのが所謂
マスク式PLAである。またその特性がマスクの
形状によつてではなく電気的手段により一の状態
から他の状態に変更出来、各々を情報４又は０に
対応させうる素子を使つたものが所謂フイルドプ
ログラマブル論理アレイ（FPLA）である。
イ回路（LA）は広く用いられ、そこでは入出力
の交点をアンドやオア等のゲートによつて選択的
に論理接続してなるマトリクスアレイが用いられ
ている。ここでこのマトリクスアレイの各論理接
続をその特性がマスクの形状等により一の状態又
は他の状態を各々情報１又は０に対応させうる素
子を用いてなし、これによつて入出力の間の論理
接続状態を任意に設定しうるようにしたのが所謂
マスク式PLAである。またその特性がマスクの
形状によつてではなく電気的手段により一の状態
から他の状態に変更出来、各々を情報４又は０に
対応させうる素子を使つたものが所謂フイルドプ
ログラマブル論理アレイ（FPLA）である。
近年の集積回路等の高集積化に伴ないPLAも
大規模化複雑化し、PLAの機能チエツクや検査
測定も益々困難な問題になつているのは周知のと
おりである。順序論理を含むPLAは勿論のこと
組合せ論理性PLA、あるいは何らかの手段で測
定時には組合せ論理化した順序論理性PLAの場
合でも、入力の数Ｎが増えるにつれて従来のよう
に単純に2N通りの測定を全部実施するのは事実上
不可能である。（たとえばＮ＝40、１テスト1μsec
とすると全体の測定時間は240×10-6秒＝10日も
の長さになる）このために何らかの手段で、測定
時間が適当な長さになるよう有効なパターンを選
択せねばならないが、入力の数や内部節点の数が
増えるにつれてこの選択作業も又時間がかかり難
しい問題になる。
大規模化複雑化し、PLAの機能チエツクや検査
測定も益々困難な問題になつているのは周知のと
おりである。順序論理を含むPLAは勿論のこと
組合せ論理性PLA、あるいは何らかの手段で測
定時には組合せ論理化した順序論理性PLAの場
合でも、入力の数Ｎが増えるにつれて従来のよう
に単純に2N通りの測定を全部実施するのは事実上
不可能である。（たとえばＮ＝40、１テスト1μsec
とすると全体の測定時間は240×10-6秒＝10日も
の長さになる）このために何らかの手段で、測定
時間が適当な長さになるよう有効なパターンを選
択せねばならないが、入力の数や内部節点の数が
増えるにつれてこの選択作業も又時間がかかり難
しい問題になる。
第１図に示したPLAは一般的なAND−OR−
INVERT型である。アンドアレイ部３は入力V1
〜V40を入力バツフア部２を介して各入力V1、…
V40についてそれぞれ真補の入力I1、1、…I40、
I40を受けている。アンドアレイ部３の各アンド
項に対応した出力としての節点A1〜A128はオア
アレイドライバー部４を介してオアアレイ部５に
入力され、オアアレイ部の各出力は出力インバー
タ部６を介して出力O1〜O16として出力される。
INVERT型である。アンドアレイ部３は入力V1
〜V40を入力バツフア部２を介して各入力V1、…
V40についてそれぞれ真補の入力I1、1、…I40、
I40を受けている。アンドアレイ部３の各アンド
項に対応した出力としての節点A1〜A128はオア
アレイドライバー部４を介してオアアレイ部５に
入力され、オアアレイ部の各出力は出力インバー
タ部６を介して出力O1〜O16として出力される。
ここではアンドアレイ部３およびオアアレイ部
５におけるダイオードの有無がプログラマブルで
ある。入力数、AND項数、出力数は各々40、
128、16としたが全く例示的なものである。ここ
で測定上最大の問題となるのは各アンド項に対応
する内部節点A1、…A128の存在である。これら
内部節点A1〜A128の状態を外部制御回路１によ
り強制的に与えて論理を単純化分割するのが常で
ある。
５におけるダイオードの有無がプログラマブルで
ある。入力数、AND項数、出力数は各々40、
128、16としたが全く例示的なものである。ここ
で測定上最大の問題となるのは各アンド項に対応
する内部節点A1、…A128の存在である。これら
内部節点A1〜A128の状態を外部制御回路１によ
り強制的に与えて論理を単純化分割するのが常で
ある。
この外部強制回路１の具体例としては、高レベ
ル選択デコーダが挙げられる。これはAND項中
任意の一項を除いて他の項をすべて低レベルに抑
える事により、測定がAND項一項ずつについて
行えるので簡単になる。それより具体的な実施例
が、第２図および第３図に示すダイオードAND
アレイによるデコーダ回路である。このようにす
ればブロツク１は比較的簡単に実現出来るが、欠
点は入力端子B1ないしB7およびENと示すように
必要とする端子数が増える事である。
ル選択デコーダが挙げられる。これはAND項中
任意の一項を除いて他の項をすべて低レベルに抑
える事により、測定がAND項一項ずつについて
行えるので簡単になる。それより具体的な実施例
が、第２図および第３図に示すダイオードAND
アレイによるデコーダ回路である。このようにす
ればブロツク１は比較的簡単に実現出来るが、欠
点は入力端子B1ないしB7およびENと示すように
必要とする端子数が増える事である。
外部強制回路１の別の例として第４図に示すシ
フトレジスタ回路方式がある。この方式の詳細は
特開昭51−78143号公報によつて紹介されている。
この場合は、シフトレジスタ入力DIとクロツク
CLKの２端子だけで、AND項A1〜A128を一項選
択するだけでなく任意の状態に強制する事が出来
る。しかしながら欠点は回路が複雑になる事であ
る。
フトレジスタ回路方式がある。この方式の詳細は
特開昭51−78143号公報によつて紹介されている。
この場合は、シフトレジスタ入力DIとクロツク
CLKの２端子だけで、AND項A1〜A128を一項選
択するだけでなく任意の状態に強制する事が出来
る。しかしながら欠点は回路が複雑になる事であ
る。
次に本発明の一実施例を第５図を参照して説明
する。
する。
本実施例は既に第１図に示したPLAに適用し
た場合について示すもので入力バツフア部２、ア
ンドアレイ部３、外部強制回路１について説明す
る。他の部分は特に変更はされない。40個の入力
V1〜V40はそれぞれ入力バツフア部２のバツフア
BV1〜BV40に入力され、これらの各バツフア
BV1〜BV40はおのおの入力V1〜V40に対応した
真補の論理出力をアンドアレイ部３へ各入力線と
して与えている（各バツフアで〇印を付した出力
が補論理出力を示す。）ここで入力V8と入力V28
は本発明に従つて設けられたバツフア５０および
５１にそれぞれ入力されている。バツフア５０の
真論理出力EN1は外部強制回路１のバツフアBU1
〜BU7のイネーブル信号として与えられ、バツフ
ア５０の補論理出力1はバツフアBV1〜BV20
のイネーブル信号として与えられている。バツフ
ア５１の真論理出力EN2は外部強制回路１のバツ
フアBU1〜BU7のイネーブル信号として与えら
れ、その補論理出力2は入力バツフア部２のバ
ツフアBV21〜BV40のイネーブル信号として与え
られている。これらのバツフア５０，５１はバツ
フアBV1〜BV40における通常の論理レベルでは
“０”又は“１”の如何にかかわらず応答せず
（このとき真論理出力EN1、EN2は“０”で補論
理出力1、2は“１”である）、前述の通常
の論理レベルとは異なる第３のレベルによつて応
答し、真論理出力EN1、EN2を“１”に、補論理
出力1、2を“０”にする。ここでTTL論
理の場合は通常の論理を入力レベル0V、5Vによ
つて定め、第３レベルとして10V程度を定めれば
上述のレベルの使いわけはトランジスタのベー
ス・エミツタ間のブレークダウンを使つて容易に
実現出来る。外部強制回路１は128個の節点A1〜
A128を選択するマトリクスのデコーダ部１Ｄと、
このデコーダ部１Ｄには、入力V1〜V7をそれぞ
れ受ける。バツフアBU1〜BU7の真補出力と入力
V21〜V27をそれぞれ受けるバツフアBU1′〜
BU7′の真補出力とが印加される。ここではバツ
フアBU1とBU1′、BU2とBU2′、…というように
２組のバツフアの真補出力をデコーダの共通な入
力線として接続している。
た場合について示すもので入力バツフア部２、ア
ンドアレイ部３、外部強制回路１について説明す
る。他の部分は特に変更はされない。40個の入力
V1〜V40はそれぞれ入力バツフア部２のバツフア
BV1〜BV40に入力され、これらの各バツフア
BV1〜BV40はおのおの入力V1〜V40に対応した
真補の論理出力をアンドアレイ部３へ各入力線と
して与えている（各バツフアで〇印を付した出力
が補論理出力を示す。）ここで入力V8と入力V28
は本発明に従つて設けられたバツフア５０および
５１にそれぞれ入力されている。バツフア５０の
真論理出力EN1は外部強制回路１のバツフアBU1
〜BU7のイネーブル信号として与えられ、バツフ
ア５０の補論理出力1はバツフアBV1〜BV20
のイネーブル信号として与えられている。バツフ
ア５１の真論理出力EN2は外部強制回路１のバツ
フアBU1〜BU7のイネーブル信号として与えら
れ、その補論理出力2は入力バツフア部２のバ
ツフアBV21〜BV40のイネーブル信号として与え
られている。これらのバツフア５０，５１はバツ
フアBV1〜BV40における通常の論理レベルでは
“０”又は“１”の如何にかかわらず応答せず
（このとき真論理出力EN1、EN2は“０”で補論
理出力1、2は“１”である）、前述の通常
の論理レベルとは異なる第３のレベルによつて応
答し、真論理出力EN1、EN2を“１”に、補論理
出力1、2を“０”にする。ここでTTL論
理の場合は通常の論理を入力レベル0V、5Vによ
つて定め、第３レベルとして10V程度を定めれば
上述のレベルの使いわけはトランジスタのベー
ス・エミツタ間のブレークダウンを使つて容易に
実現出来る。外部強制回路１は128個の節点A1〜
A128を選択するマトリクスのデコーダ部１Ｄと、
このデコーダ部１Ｄには、入力V1〜V7をそれぞ
れ受ける。バツフアBU1〜BU7の真補出力と入力
V21〜V27をそれぞれ受けるバツフアBU1′〜
BU7′の真補出力とが印加される。ここではバツ
フアBU1とBU1′、BU2とBU2′、…というように
２組のバツフアの真補出力をデコーダの共通な入
力線として接続している。
次に動作について説明する。入力V8およびV28
に通常の論理レベルが入力印加されているときは
バツフア５０，５１はそれぞれ“１”のイネーブ
ル信号1，2を出力して入力バツフア部２の
バツフアBV1〜BV40を駆動し、通常のPLA動作
を行なわせしめる。次に入力V8のレベルが第３
のレベル（約10V）になるとバツフア５０は
“１”信号EN1を出力して外部強制回路１のバツ
フアBU1〜BU7を駆動し、一方、“０”の信号
EN1によつてバツフアBV1〜BV7をサプレス、す
なわち不動状態にする。この状態で、入力V1〜
V7の論理を設定して節点A1〜A128を各項毎に選
択し、入力V21〜V40についての測定、検査を行
なう。
に通常の論理レベルが入力印加されているときは
バツフア５０，５１はそれぞれ“１”のイネーブ
ル信号1，2を出力して入力バツフア部２の
バツフアBV1〜BV40を駆動し、通常のPLA動作
を行なわせしめる。次に入力V8のレベルが第３
のレベル（約10V）になるとバツフア５０は
“１”信号EN1を出力して外部強制回路１のバツ
フアBU1〜BU7を駆動し、一方、“０”の信号
EN1によつてバツフアBV1〜BV7をサプレス、す
なわち不動状態にする。この状態で、入力V1〜
V7の論理を設定して節点A1〜A128を各項毎に選
択し、入力V21〜V40についての測定、検査を行
なう。
次に入力V8を通常のレベルにし、入力V28を第
３のレベルに設定してバツフア５１の出力EN2を
“１”に、2を“０””にすることにより、バツ
フアBU1′〜BU7′をイネーブル、すなわち駆動状
態にし、バツフアBV21〜BV40をサプレス、すな
わち不動状態にし、この状態で入力V21〜V27に
よつてデコーダ部１０を制御して節点A1〜A128
を各節点毎に選択し、入力V1〜V20についての測
定、検査を行うことができる。
３のレベルに設定してバツフア５１の出力EN2を
“１”に、2を“０””にすることにより、バツ
フアBU1′〜BU7′をイネーブル、すなわち駆動状
態にし、バツフアBV21〜BV40をサプレス、すな
わち不動状態にし、この状態で入力V21〜V27に
よつてデコーダ部１０を制御して節点A1〜A128
を各節点毎に選択し、入力V1〜V20についての測
定、検査を行うことができる。
このように、本発明は、第１の信号入力端子に
接続された回路の動作を第２の信号入力端子に供
給される通常レベルとは異なるレベルを検出して
制御しているので、多数の内部節点を規則的に含
むPLAに適用しても、最小限の回路・端子の追
加で、内部回路の機能テストを容易にする論理信
号入力回路を提供できる。
接続された回路の動作を第２の信号入力端子に供
給される通常レベルとは異なるレベルを検出して
制御しているので、多数の内部節点を規則的に含
むPLAに適用しても、最小限の回路・端子の追
加で、内部回路の機能テストを容易にする論理信
号入力回路を提供できる。
なお、本発明は上述の実施例に限るものではな
く任意の機能回路について適用でき、またバツフ
ア５０，５１の入力は別個に設けても良いもので
ある。
く任意の機能回路について適用でき、またバツフ
ア５０，５１の入力は別個に設けても良いもので
ある。
第１図は本発明の適用対象となるPLAの概略
構成図、第２図は第１図で示したブロツク１の従
来例を示すブロツク図、第３図は第２図のブロツ
ク１の具体的構成を示す図、第４図は第１図のブ
ロツク１の他の従来例を示す構成図、第５図は本
発明の一実施例を示す論理アレイの構成図。 １……外部強制回路、２……入力バツフア部、
３……アンドアレイ、４……ドライバ部、５……
オア部、６……インバータ部。
構成図、第２図は第１図で示したブロツク１の従
来例を示すブロツク図、第３図は第２図のブロツ
ク１の具体的構成を示す図、第４図は第１図のブ
ロツク１の他の従来例を示す構成図、第５図は本
発明の一実施例を示す論理アレイの構成図。 １……外部強制回路、２……入力バツフア部、
３……アンドアレイ、４……ドライバ部、５……
オア部、６……インバータ部。
Claims (1)
- １ 第１および第２の信号入力端子と、前記第１
の信号入力端子に接続され、前記第１の信号入力
端子に供給される論理信号を入力する回路と、前
記第２の信号入力端子に接続され、前記第２の信
号入力端子に通常の論理レベルとは異なるレベル
が入力されたことを検出して前記回路の動作を制
御する手段とを有することを特徴とする論理信号
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175366A JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175366A JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14101577A Division JPS5472933A (en) | 1977-11-22 | 1977-11-22 | Logical array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143831A JPS6143831A (ja) | 1986-03-03 |
| JPH028490B2 true JPH028490B2 (ja) | 1990-02-26 |
Family
ID=15994829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175366A Granted JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211185A (ja) * | 1988-06-30 | 1990-01-16 | Sophia Co Ltd | パチンコ機の変動入賞装置 |
| KR101626534B1 (ko) * | 2015-06-24 | 2016-06-01 | 페어차일드코리아반도체 주식회사 | 반도체 패키지 및 그 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7284671B2 (ja) | 2019-09-12 | 2023-05-31 | 日立Astemo株式会社 | 巻線切替装置、並びにそれを用いる回転電機駆動システム |
| JP7304786B2 (ja) | 2019-10-04 | 2023-07-07 | 日立Astemo株式会社 | 回転機駆動システム及び車両 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128240A (en) * | 1977-04-13 | 1978-11-09 | Philips Nv | Integrated circuit |
-
1985
- 1985-08-09 JP JP60175366A patent/JPS6143831A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128240A (en) * | 1977-04-13 | 1978-11-09 | Philips Nv | Integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211185A (ja) * | 1988-06-30 | 1990-01-16 | Sophia Co Ltd | パチンコ機の変動入賞装置 |
| KR101626534B1 (ko) * | 2015-06-24 | 2016-06-01 | 페어차일드코리아반도체 주식회사 | 반도체 패키지 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143831A (ja) | 1986-03-03 |
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