JPS6143831A - 論理信号入力回路 - Google Patents
論理信号入力回路Info
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- JPS6143831A JPS6143831A JP60175366A JP17536685A JPS6143831A JP S6143831 A JPS6143831 A JP S6143831A JP 60175366 A JP60175366 A JP 60175366A JP 17536685 A JP17536685 A JP 17536685A JP S6143831 A JPS6143831 A JP S6143831A
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- JP
- Japan
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- inputs
- input
- circuit
- logic
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理信号入力回路に係〕、特にプログラマプル
論理プレイ回路（ Ｐｒｏｙｒａｍｎ＋ａｂｌｅ Ｌｏ
ｇｉｃＡｙｙａｙ，以下これをＰＬ人と略称）のテスト
に適した入力回路に関するものである。
論理プレイ回路（ Ｐｒｏｙｒａｍｎ＋ａｂｌｅ Ｌｏ
ｇｉｃＡｙｙａｙ，以下これをＰＬ人と略称）のテスト
に適した入力回路に関するものである。
一般に論理機能を遂行する装置として論理プレイ回路（
Ｌ人）は広く用いられ、そこでは入出力の交点をアンド
やオア等のゲートによって選択的κ論理接続してなる▼
トリクスアレイが用いられている。ここでこのマトリク
スアレイの各論理接続をその特性がマスクの形状等によ
り一の状態又は他の状態を各々情報１又は０に対応させ
うる素子を用いてなし、ζれＫよって入出力の間の論理
接続状態を任意κ設定しうるようにしたのが所ｎースク
式ＰＬ人である。またその特性がマスクの形状によって
ではなく電気的手段κよクーの状態から他の状１１に変
更出来、各々を情報１又は０に対応させうる素子を使っ
たものが所ＩＭ７４ルドプログラマプル論理プレイ（Ｆ
ＰＩ，人）である。
Ｌ人）は広く用いられ、そこでは入出力の交点をアンド
やオア等のゲートによって選択的κ論理接続してなる▼
トリクスアレイが用いられている。ここでこのマトリク
スアレイの各論理接続をその特性がマスクの形状等によ
り一の状態又は他の状態を各々情報１又は０に対応させ
うる素子を用いてなし、ζれＫよって入出力の間の論理
接続状態を任意κ設定しうるようにしたのが所ｎースク
式ＰＬ人である。またその特性がマスクの形状によって
ではなく電気的手段κよクーの状態から他の状１１に変
更出来、各々を情報１又は０に対応させうる素子を使っ
たものが所ＩＭ７４ルドプログラマプル論理プレイ（Ｆ
ＰＩ，人）である。
近年の集積回路等の高集積化に伴ないＰＬＡｔ大規模化
複雑化し、ＰＬＡの機能チェックや検査測定も益々困難
な問題になっているのは周知のとおシである。順序論理
を含むＰＬＡは勿論のこと組合せ論理性ＰＬＡＳ６るい
は何らかの手段で測定時には組合せ論理化した順序論理
性ＰＬＡの場合でも、入力の数Ｎが増えるＫつれて従来
のように単純Ｋ ２Ｎ通）の測定を全部実施するのは事
実上不可能である。（たとえばＮ ＝ ４０．１テスト
１μｓｅｃ とすると全体の測定時間は２４０ ｘ ｌ
ｏ ６秒＝１０日もの長さになる）このために何らかの
手段で、測定時間が適当な長さになるよう有効なパター
ンを選択せねばならないが、入力の数Ｎや内部節点の数
が増えるＫつれてこの選択作業も又時間がかかシ難しい
問題になる。
複雑化し、ＰＬＡの機能チェックや検査測定も益々困難
な問題になっているのは周知のとおシである。順序論理
を含むＰＬＡは勿論のこと組合せ論理性ＰＬＡＳ６るい
は何らかの手段で測定時には組合せ論理化した順序論理
性ＰＬＡの場合でも、入力の数Ｎが増えるＫつれて従来
のように単純Ｋ ２Ｎ通）の測定を全部実施するのは事
実上不可能である。（たとえばＮ ＝ ４０．１テスト
１μｓｅｃ とすると全体の測定時間は２４０ ｘ ｌ
ｏ ６秒＝１０日もの長さになる）このために何らかの
手段で、測定時間が適当な長さになるよう有効なパター
ンを選択せねばならないが、入力の数Ｎや内部節点の数
が増えるＫつれてこの選択作業も又時間がかかシ難しい
問題になる。
通常この問題に対しては、内部節点の状態を外部から強
制的に与えて論理を単純化・分割し逐次測定していく方
法が採られる。
制的に与えて論理を単純化・分割し逐次測定していく方
法が採られる。
第１図を参照してこの方式のＰＬＡを説明する。
第１図ａ−１［ｅｌＡＮＤ−ＯＲ−ＩＮＶＥＲＴｍのＰ
ＬＡを示し、アンドアレイ部３杜入カＶ工〜ｖ４ｏを入
カバッ７ア部２を介して各人力ｖ１１ ・・・ｖ４０に
ついてそれぞれ 補の入カエエ、工□、・・・Ｉ４゜、
！。。を受けている。アンドアレイ部３の各アンド環に
対応した出力としての節点人、〜人、２８はオアアレイ
ドライバ一部４を介してオアアレイ部５に入力され、オ
アアレイ部の各出力は出力インバータ部６を介して出力
０□〜０□６として出力される。
ＬＡを示し、アンドアレイ部３杜入カＶ工〜ｖ４ｏを入
カバッ７ア部２を介して各人力ｖ１１ ・・・ｖ４０に
ついてそれぞれ 補の入カエエ、工□、・・・Ｉ４゜、
！。。を受けている。アンドアレイ部３の各アンド環に
対応した出力としての節点人、〜人、２８はオアアレイ
ドライバ一部４を介してオアアレイ部５に入力され、オ
アアレイ部の各出力は出力インバータ部６を介して出力
０□〜０□６として出力される。
ここではアンドアレイ部３およびオアアレイ部５におけ
るダイオードの有無がプロゲラ！プルである。入力数、
ＡＮＤ項数、出力数は各々４０．１２８．１６としたが
全く例示的なものである。ここで測定上最大の問題とな
るのは各アンド環に対応する内部節点人□、・・・ム□
２８ の存在である。これら内部節点λ□〜Ａ□２８の
状態を外部強制回路１によシ強制的に与えて論理を単純
化分割するのが常である。
るダイオードの有無がプロゲラ！プルである。入力数、
ＡＮＤ項数、出力数は各々４０．１２８．１６としたが
全く例示的なものである。ここで測定上最大の問題とな
るのは各アンド環に対応する内部節点人□、・・・ム□
２８ の存在である。これら内部節点λ□〜Ａ□２８の
状態を外部強制回路１によシ強制的に与えて論理を単純
化分割するのが常である。
この外部強制回路ｌの具体例としては、高レベル選択デ
コーダが挙げられる。これはＡＮＤ項中任意の一項を除
いて他の項をすべて低レベルに抑える事によシ、測定が
ＡＮＤ項−項ずっＫついて行えるので簡単になる。その
よシ具体的な実現例が、第２図に示すダイオード人ＮＤ
アレイによるでコーダ回路である。このようＫすればブ
ロック１は比較的簡単に実現出来るが、欠点は入力端子
が増える事である。（この場合Ｂ□、・・・、Ｂ７．Ｋ
Ｎ）これらの端子は、本来の入力端子Ｖ工〜ｖ４Ｇの一
部で代用する事が出来ない。
コーダが挙げられる。これはＡＮＤ項中任意の一項を除
いて他の項をすべて低レベルに抑える事によシ、測定が
ＡＮＤ項−項ずっＫついて行えるので簡単になる。その
よシ具体的な実現例が、第２図に示すダイオード人ＮＤ
アレイによるでコーダ回路である。このようＫすればブ
ロック１は比較的簡単に実現出来るが、欠点は入力端子
が増える事である。（この場合Ｂ□、・・・、Ｂ７．Ｋ
Ｎ）これらの端子は、本来の入力端子Ｖ工〜ｖ４Ｇの一
部で代用する事が出来ない。
何故なら真補を発生する各バッファＢ１〜Ｂ７への入力
Ｂ１〜Ｂ７各バッファへのイネーブル入力ＩＮＫより選
択されたその人ＮＤ項の測定についてもＶ□〜”４０の
全入力を動作させる必要があるからである。
Ｂ１〜Ｂ７各バッファへのイネーブル入力ＩＮＫより選
択されたその人ＮＤ項の測定についてもＶ□〜”４０の
全入力を動作させる必要があるからである。
またこの外部強制回路１の別の具体例としては籐４図に
示すシフトレジスタ回路方式がある。
示すシフトレジスタ回路方式がある。
この方式の詳細は特開ｊＥ１５１−７８１４３号公報に
よりて紹介されている。この場合は、シフトレジスタ入
力ＤＩとクロックＯＬＫの２端子だけで、ＡＮＤ項Ａ□
〜人、□８を一項選択だけでなく任意の状態に強制する
事が出来、応用が広いが欠点は回路が複雑になる事であ
る。
よりて紹介されている。この場合は、シフトレジスタ入
力ＤＩとクロックＯＬＫの２端子だけで、ＡＮＤ項Ａ□
〜人、□８を一項選択だけでなく任意の状態に強制する
事が出来、応用が広いが欠点は回路が複雑になる事であ
る。
このように従来のＰＬＡＫありては特にマトリクスにお
いて多数の内部節点を有する場合はそのための回路が複
雑になったシ余分な多数の入（出）力端子が必ｌ！にな
りてしまっていた。
いて多数の内部節点を有する場合はそのための回路が複
雑になったシ余分な多数の入（出）力端子が必ｌ！にな
りてしまっていた。
本発明の目的は、これに対し余分な多数の入出力端子を
使わすに論理マトリクスの内部節点の状態を外部から強
制的に与える論理信号入力回路を提供する事にある。
使わすに論理マトリクスの内部節点の状態を外部から強
制的に与える論理信号入力回路を提供する事にある。
本発明によれば複数のマスクの形状によりその特性が−
の状態を各々情報１又はＯＫ対応させうる素子（以下１
グログラ！プル素子“と称）からなるマトリクス・アレ
イを含む集積回路において該マトリクスの複数の列すな
わち出力線の一部を選択する丸めの第１の回路ブロック
の入力が、少なく共２つの組から成夛、どちらの組だけ
でも該回路ブロックを動作させる事が出来、該２つの入
力の組の全体が、該マトリクスの複数の行すなわち入力
線の一部を選択するためＣ）＄２の回路ブロックの入力
の組に含まれ、且つ少なくとも次の３つの動作子−ド：
＋１１菖１０回路ブロックが、２つの入力の組のいずれ
にも応答せず、第２の回路ブロックが全入力に対し応答
するモード、 （２）第１の回路ブロックが第１の入力の組に対しての
み応答し、第２の回路ブロックが該第１の入力の組以外
の全入力に対し応答する％ −ド、 ＋３１ｊｌｌｙ）回路ブロックが第２の入力の組に対し
てのみ応答し、第２の回路ブロックが該第２の入力の組
以外の全入力に対し応答するモーと、 が切替えられるようなプログラマブル論理アレイが得ら
れる。
の状態を各々情報１又はＯＫ対応させうる素子（以下１
グログラ！プル素子“と称）からなるマトリクス・アレ
イを含む集積回路において該マトリクスの複数の列すな
わち出力線の一部を選択する丸めの第１の回路ブロック
の入力が、少なく共２つの組から成夛、どちらの組だけ
でも該回路ブロックを動作させる事が出来、該２つの入
力の組の全体が、該マトリクスの複数の行すなわち入力
線の一部を選択するためＣ）＄２の回路ブロックの入力
の組に含まれ、且つ少なくとも次の３つの動作子−ド：
＋１１菖１０回路ブロックが、２つの入力の組のいずれ
にも応答せず、第２の回路ブロックが全入力に対し応答
するモード、 （２）第１の回路ブロックが第１の入力の組に対しての
み応答し、第２の回路ブロックが該第１の入力の組以外
の全入力に対し応答する％ −ド、 ＋３１ｊｌｌｙ）回路ブロックが第２の入力の組に対し
てのみ応答し、第２の回路ブロックが該第２の入力の組
以外の全入力に対し応答するモーと、 が切替えられるようなプログラマブル論理アレイが得ら
れる。
ま九さらには、前述のマトリクス・アレイが各列をＡＮ
Ｄ項とし、各行をＡＮＤ入力とするアレイで６シ、第１
の回路ブロックが、任意の一列（すなわち一つの人ＮＤ
項）のみを選択するための列デコーダであるようなプロ
グラマブル論理アレイが得られる。
Ｄ項とし、各行をＡＮＤ入力とするアレイで６シ、第１
の回路ブロックが、任意の一列（すなわち一つの人ＮＤ
項）のみを選択するための列デコーダであるようなプロ
グラマブル論理アレイが得られる。
さらＫは、前述の７レイにおいてマトリクス・プレイを
構成するグログツマプル素子がｉスフの形状によりてで
社なく、電気的手段によりそのインピーダンスをある状
態から他の状１１に半永久的に変化させ得る事をもりて
各々情報１又は０に対応させるようカブログ２−ｆプル
論理アレイも得ることができる。
構成するグログツマプル素子がｉスフの形状によりてで
社なく、電気的手段によりそのインピーダンスをある状
態から他の状１１に半永久的に変化させ得る事をもりて
各々情報１又は０に対応させるようカブログ２−ｆプル
論理アレイも得ることができる。
次に本発明の一実施例を第５図を参照して説明する。
本実施例は既に第１図に示したＰＬＡＫ適用した場合に
ついて示すもので入力パッファ部２、アンドアレイ部３
、外部強制回路１について説明する。他の部分状特に変
更はされない。４゜の入力Ｖ工〜ｖ４０はそれぞれ人カ
パッ７ア部２のバッファＢＹ１〜ＢＹ４゜Ｋ人カされ、
これらの各バッフ７ＢＶ工〜ＢＹ４゜はおのおの入力ｖ
ｘ−ＶＩ４゜に対応した論理出力と入力Ｖ工〜ｖ４゜Ｑ
補論理出力とをアンドアレイ部３へ各入力線として与え
ている。（バッファの印を付した出力が補論理出力を示
す。）ここで入力ｖ８と入力ｖ２８はさらＫそれぞれバ
ッファ５ｏおよび５１Ｖｃ入カされている。バッファ５
ｏの真論理出カＥＮ１ｄ外部強制回路ｌのバッファＢＵ
、〜ＢＵ７のイネーブル信号として与えられ、バッファ
５ｏの補論匪出力ＩＮ□はバッフ７ＢＹ工〜ＢＹ、ｏの
イネーブル信号として与えられている。バッファ５１の
真論理出力ＢＮ２は外部制御回路１のバッファＢＵ□〜
ＢＵ７のイネーブル信号として与えられ、その補論理出
力ＩＮ２は入カパッ７Ｙ部２のバッファＢＹ、１〜Ｂ
Ｙ、ｏのイネーブル信号として与えられている。これら
のバッファ５０．５１はバッファＢＹ、〜ＢＹ、ｏＫお
ける通常の論理レベルではｌＯｏＸｉｉ ’１”の如何
Ｋかかわらず応答せず（こｏとｔ真論理出力ＥＮ１．
ＢＮ２．は−０”ｔ’ｍ論理出力ＩＮｌ、ＥＮ、は°ｌ
°である。）前述の通常の論理レベルとは異なる第３の
レベルによって応答し、真論理出力ＢＮ１．ＩＮ、’１
’補論理出方ＥＮ、。
ついて示すもので入力パッファ部２、アンドアレイ部３
、外部強制回路１について説明する。他の部分状特に変
更はされない。４゜の入力Ｖ工〜ｖ４０はそれぞれ人カ
パッ７ア部２のバッファＢＹ１〜ＢＹ４゜Ｋ人カされ、
これらの各バッフ７ＢＶ工〜ＢＹ４゜はおのおの入力ｖ
ｘ−ＶＩ４゜に対応した論理出力と入力Ｖ工〜ｖ４゜Ｑ
補論理出力とをアンドアレイ部３へ各入力線として与え
ている。（バッファの印を付した出力が補論理出力を示
す。）ここで入力ｖ８と入力ｖ２８はさらＫそれぞれバ
ッファ５ｏおよび５１Ｖｃ入カされている。バッファ５
ｏの真論理出カＥＮ１ｄ外部強制回路ｌのバッファＢＵ
、〜ＢＵ７のイネーブル信号として与えられ、バッファ
５ｏの補論匪出力ＩＮ□はバッフ７ＢＹ工〜ＢＹ、ｏの
イネーブル信号として与えられている。バッファ５１の
真論理出力ＢＮ２は外部制御回路１のバッファＢＵ□〜
ＢＵ７のイネーブル信号として与えられ、その補論理出
力ＩＮ２は入カパッ７Ｙ部２のバッファＢＹ、１〜Ｂ
Ｙ、ｏのイネーブル信号として与えられている。これら
のバッファ５０．５１はバッファＢＹ、〜ＢＹ、ｏＫお
ける通常の論理レベルではｌＯｏＸｉｉ ’１”の如何
Ｋかかわらず応答せず（こｏとｔ真論理出力ＥＮ１．
ＢＮ２．は−０”ｔ’ｍ論理出力ＩＮｌ、ＥＮ、は°ｌ
°である。）前述の通常の論理レベルとは異なる第３の
レベルによって応答し、真論理出力ＢＮ１．ＩＮ、’１
’補論理出方ＥＮ、。
ＥＮ２１ＱＩとなる。ここで’Ｉ”ｒＴ、、論理の場合
唸通常の論理を入力レベルｏｖ、ｓｖによりて定め第３
レベルとしてＩＯＶｇ度を定めれば上述のレベルの使イ
ワケハ） ？ンジスタのベース−エミッタ関のブレーク
ダウンを使りて容易に実現出来る事は周知の過多である
。外部強制回路１は１２８の節点人１〜人□２８を選択
するマトリクスのデコーダ部ＩＤと、このデコーダ部Ｉ
Ｄを制御する２組のそれぞれ入カＶ工〜ｖ７を入力とす
るバッファＢＵ□〜ＢＵ７の真補出力および入力ｖ２１
〜ｖ２□を入力とするバッファＢＵ工・〜ＢＵ、＜）真
補入力が印加される。ここではバッファＢＵ□とＢＵ□
・。
唸通常の論理を入力レベルｏｖ、ｓｖによりて定め第３
レベルとしてＩＯＶｇ度を定めれば上述のレベルの使イ
ワケハ） ？ンジスタのベース−エミッタ関のブレーク
ダウンを使りて容易に実現出来る事は周知の過多である
。外部強制回路１は１２８の節点人１〜人□２８を選択
するマトリクスのデコーダ部ＩＤと、このデコーダ部Ｉ
Ｄを制御する２組のそれぞれ入カＶ工〜ｖ７を入力とす
るバッファＢＵ□〜ＢＵ７の真補出力および入力ｖ２１
〜ｖ２□を入力とするバッファＢＵ工・〜ＢＵ、＜）真
補入力が印加される。ここではバッファＢＵ□とＢＵ□
・。
ＢＵ２とＢＵｆ、・・・というように２組のバッファの
真補出力をデコーダの共通カ入方線として接続している
。
真補出力をデコーダの共通カ入方線として接続している
。
次に動作にりいて説明する。入力Ｖおよびｖ２８に通常
の論理レベルが大刀印加されているときはバッファ５０
．５１はそれぞれイネープ／ｌ／信号ＥＮ１． ＥＮ、
： ’１１を出力して入カバＦ７７部２のバッフ７Ｂ
Ｙ工〜ｌ’、ｏを駆動し、通常ＱＰＬ人動作を行なわせ
しめる。次に入力ｖ８のレベルが第３のレベル（約１０
Ｖ）Ｋなるとバッファ５０は信号ＩＮ□二自１駿を出力
して外部強制回路１のバッフγＢＵ１〜ＢＵ７を駆動し
、信号ＥＮｌ： ＯＫよってバッファＢＹ１〜ＢＹ７を
サプレス、すなわち不動状態和する。この状態で、入力
Ｖ□〜ｖ７の論理を設定して節点人、〜人□２８を各項
毎に選択し、入力ｖ２□〜Ｖ、ｏＫついての測定、検査
を行なう。
の論理レベルが大刀印加されているときはバッファ５０
．５１はそれぞれイネープ／ｌ／信号ＥＮ１． ＥＮ、
： ’１１を出力して入カバＦ７７部２のバッフ７Ｂ
Ｙ工〜ｌ’、ｏを駆動し、通常ＱＰＬ人動作を行なわせ
しめる。次に入力ｖ８のレベルが第３のレベル（約１０
Ｖ）Ｋなるとバッファ５０は信号ＩＮ□二自１駿を出力
して外部強制回路１のバッフγＢＵ１〜ＢＵ７を駆動し
、信号ＥＮｌ： ＯＫよってバッファＢＹ１〜ＢＹ７を
サプレス、すなわち不動状態和する。この状態で、入力
Ｖ□〜ｖ７の論理を設定して節点人、〜人□２８を各項
毎に選択し、入力ｖ２□〜Ｖ、ｏＫついての測定、検査
を行なう。
次に入力ｖ８を通常のレペｙＫＬ、、入力ｖ２８を第３
のレベルに設定してバッファ５１の出力ＫＮ２を’１’
に、ＥＮ２を“Ｏ′にすることにより、パラ：ｙｙＢＵ
１・〜ＢＵτをイネーブル、すなわち駆動状態にし、バ
ッファＢＹ２□〜Ｂｖ４０をサプレス、すなわち不動状
態にし、この状態で入力ｖ２１〜ｖ２７によってデコー
ダ部１０を制御して節点λ□〜Ａ１２．を各節点毎に選
択し、入力Ｖ１７−Ｖ２゜をＫついての測定、検査を行
うことが斗きる。
のレベルに設定してバッファ５１の出力ＫＮ２を’１’
に、ＥＮ２を“Ｏ′にすることにより、パラ：ｙｙＢＵ
１・〜ＢＵτをイネーブル、すなわち駆動状態にし、バ
ッファＢＹ２□〜Ｂｖ４０をサプレス、すなわち不動状
態にし、この状態で入力ｖ２１〜ｖ２７によってデコー
ダ部１０を制御して節点λ□〜Ａ１２．を各節点毎に選
択し、入力Ｖ１７−Ｖ２゜をＫついての測定、検査を行
うことが斗きる。
このように１本発明によ多、特に多数の内部節点を規則
的に含むＰＬＡに対し最小限の回路・端子の追加で、Ｐ
ＬＡの機能測定を容易にする有効な内部節点状態強制回
路が与えられるので本発明の効果は大でおる。
的に含むＰＬＡに対し最小限の回路・端子の追加で、Ｐ
ＬＡの機能測定を容易にする有効な内部節点状態強制回
路が与えられるので本発明の効果は大でおる。
なお本発明は上述の実施例に限るものではなく任意の機
能回路について適用でき、またバッファ５０．５１の入
力は別個に設けても良いものである。
能回路について適用でき、またバッファ５０．５１の入
力は別個に設けても良いものである。
第１図は本発明の適用対象となるＰＬＡの簡単な具体例
を示す構成図、第２図は第１図のブロックの第１の従来
の例を示すブロック図、第３図は第２図のブロック１の
具体的構成を示す図、第４固状第１図のブロックｌの第
２の従来例を示す構成図、第５図は本発明の実施例を示
す論理アレイの構成図。 図中の符号 １・・・・・・外部強制回路、２・・・・・・入力バッ
ファ部、３・・・・・・アンドアレイ、４・・・・・・
ドライバ部、５・・・オア部、６・・・・・・イアｄ−
すｙ、４１１゜＃ ／ 図 第 ３ 図
を示す構成図、第２図は第１図のブロックの第１の従来
の例を示すブロック図、第３図は第２図のブロック１の
具体的構成を示す図、第４固状第１図のブロックｌの第
２の従来例を示す構成図、第５図は本発明の実施例を示
す論理アレイの構成図。 図中の符号 １・・・・・・外部強制回路、２・・・・・・入力バッ
ファ部、３・・・・・・アンドアレイ、４・・・・・・
ドライバ部、５・・・オア部、６・・・・・・イアｄ−
すｙ、４１１゜＃ ／ 図 第 ３ 図
Claims (1)
- 第１および第２の信号入力端と、第１の信号入力端に接
続された信号入力手段と、前記第１および第２の信号入
力端にそれぞれ接続されかつ前記信号入力手段によって
制御される第１の回路と、前記第２の信号入力端に接続
されかつ前記信号入力手段によって制御される第２の回
路とを有し、前記信号入力手段は前記第１の信号入力端
における信号が第１および第２のレベルを有するときは
、前記第１の回路を動作状態にするとともに前記第２の
回路を非動作状態とし、前記第１の信号入力端における
信号が第３のレベルを有するときは、前記第１の回路を
非動作状態とするとともに、前記第２の回路を動作状態
とすることを特徴とする論理信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175366A JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175366A JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14101577A Division JPS5472933A (en) | 1977-11-22 | 1977-11-22 | Logical array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143831A true JPS6143831A (ja) | 1986-03-03 |
| JPH028490B2 JPH028490B2 (ja) | 1990-02-26 |
Family
ID=15994829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175366A Granted JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021065369A1 (ja) | 2019-10-04 | 2021-04-08 | 日立Astemo株式会社 | 回転機駆動システム及び車両 |
| DE112020003815T5 (de) | 2019-09-12 | 2022-05-05 | Hitachi Astemo, Ltd. | Wicklungsschaltvorrichtung und Antriebssystem mit einer rotierenden elektrischen Maschine, das diese Wicklungsschaltvorrichtung verwendet |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211185A (ja) * | 1988-06-30 | 1990-01-16 | Sophia Co Ltd | パチンコ機の変動入賞装置 |
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1985
- 1985-08-09 JP JP60175366A patent/JPS6143831A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH028490B2 (ja) | 1990-02-26 |
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