JPS6231527B2 - - Google Patents
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- JPS6231527B2 JPS6231527B2 JP52141015A JP14101577A JPS6231527B2 JP S6231527 B2 JPS6231527 B2 JP S6231527B2 JP 52141015 A JP52141015 A JP 52141015A JP 14101577 A JP14101577 A JP 14101577A JP S6231527 B2 JPS6231527 B2 JP S6231527B2
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- JP
- Japan
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- input
- logic
- signal
- drive circuit
- array
- Prior art date
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Links
- 239000011159 matrix material Substances 0.000 claims description 13
- 239000000872 buffer Substances 0.000 description 37
- 229920000747 poly(lactic acid) Polymers 0.000 description 18
- 230000000295 complement effect Effects 0.000 description 10
- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はプログラマブル論理アレイ回路
（Programmable Logic Array、以下これをPLA
と略称）に関し、特にテスト部を有するモノリシ
ツク集積回路化したPLAに関するものである。
（Programmable Logic Array、以下これをPLA
と略称）に関し、特にテスト部を有するモノリシ
ツク集積回路化したPLAに関するものである。
一般に論理機能を遂行する装置として論理アレ
イ回路（LA）は広く用いられ、そこでは入出力
の交点をアンドやオア等のゲートによつて選択的
に論理接続してなるマトリクスアレイが用いられ
ている。ここでこのマトリクスアレイの各論理接
続をその特性がマスクの形状等により一の状態又
は他の状態を各々情報１又は０に対応させうる素
子を用いてなし、これによつて入出力の間の論理
接続状態を任意に設定しうるようにしたのが所謂
マスク式PLAである。またその特性がマスクの
形状によつてではなく電気的手段により一の状態
から他の状態に変更出来、各々を情報１又は０に
対応させうる素子を使つたものが所謂フイルドプ
ログラマブル論理アレイ（FPLA）である。
イ回路（LA）は広く用いられ、そこでは入出力
の交点をアンドやオア等のゲートによつて選択的
に論理接続してなるマトリクスアレイが用いられ
ている。ここでこのマトリクスアレイの各論理接
続をその特性がマスクの形状等により一の状態又
は他の状態を各々情報１又は０に対応させうる素
子を用いてなし、これによつて入出力の間の論理
接続状態を任意に設定しうるようにしたのが所謂
マスク式PLAである。またその特性がマスクの
形状によつてではなく電気的手段により一の状態
から他の状態に変更出来、各々を情報１又は０に
対応させうる素子を使つたものが所謂フイルドプ
ログラマブル論理アレイ（FPLA）である。
近年の集積回路等の高集積化に伴ないPLAも
大規模化複雑化し、PLAの機能チエツクや検査
測定も益々困難な問題になつているのは周知のと
おりである。順序論理を含むPLAは勿論のこと
組合せ論理性PLA、あるいは何らかの手段で測
定時には組合せ論理化した順序論理性PLAの場
合でも、入力の数Ｎが増えるにつれて従来のよう
に単純に２N通りの測定を全部実施するのは事実
上不可能である。（たとえばＮ＝40、１テスト１
μsecとすると全体の測定時間は240×10-6秒＝10
日もの長さになる）このために何らかの手段で、
測定時間が適当な長さになるよう有効なパターン
を選択せねばならないが、入力の数Ｎや内部節点
の数が増えるにつれてこの選択作業も又時間がか
かり難しい問題になる。
大規模化複雑化し、PLAの機能チエツクや検査
測定も益々困難な問題になつているのは周知のと
おりである。順序論理を含むPLAは勿論のこと
組合せ論理性PLA、あるいは何らかの手段で測
定時には組合せ論理化した順序論理性PLAの場
合でも、入力の数Ｎが増えるにつれて従来のよう
に単純に２N通りの測定を全部実施するのは事実
上不可能である。（たとえばＮ＝40、１テスト１
μsecとすると全体の測定時間は240×10-6秒＝10
日もの長さになる）このために何らかの手段で、
測定時間が適当な長さになるよう有効なパターン
を選択せねばならないが、入力の数Ｎや内部節点
の数が増えるにつれてこの選択作業も又時間がか
かり難しい問題になる。
通常この問題に対しては、内部節点の状態を外
部から強制的に与えて論理を単純化・分割し逐次
測定していく方法が採られる。
部から強制的に与えて論理を単純化・分割し逐次
測定していく方法が採られる。
第１図を参照してこの方式のPLAを説明す
る。第１図は一般的なAND−OR−INVERT型の
PLAを示し、アンドアレイ部３は入力V1〜V40を
入力バツフア部２を介して各入力V1，……V40に
ついてそれぞれ真補の入力I1，1，……I40，40を
受けている。アンドアレイ部３の各アンド項に対
応した出力としての節点A1〜A128はオアアレイ
ドライバー部４を介してオアアレイ部５に入力さ
れ、オアアレイ部の各出力は出力インバータ部６
を介して出力O1〜O16として出力される。
る。第１図は一般的なAND−OR−INVERT型の
PLAを示し、アンドアレイ部３は入力V1〜V40を
入力バツフア部２を介して各入力V1，……V40に
ついてそれぞれ真補の入力I1，1，……I40，40を
受けている。アンドアレイ部３の各アンド項に対
応した出力としての節点A1〜A128はオアアレイ
ドライバー部４を介してオアアレイ部５に入力さ
れ、オアアレイ部の各出力は出力インバータ部６
を介して出力O1〜O16として出力される。
ここではアンドアレイ部３およびオアアレイ部
５におけるダイオードの有無がプログラマブルで
ある。入力数、AND項数、出力数は各々４０，
１２８，１６としたが全く例示的なものである。
ここで測定上最大の問題となるのは各アンド項に
対応する内部節点A1，……，A128の存在であ
る。これら内部節点A1〜A128の状態を外部強制
回路１により強制的に与えて論理を単純化分割す
るのが常である。
５におけるダイオードの有無がプログラマブルで
ある。入力数、AND項数、出力数は各々４０，
１２８，１６としたが全く例示的なものである。
ここで測定上最大の問題となるのは各アンド項に
対応する内部節点A1，……，A128の存在であ
る。これら内部節点A1〜A128の状態を外部強制
回路１により強制的に与えて論理を単純化分割す
るのが常である。
この外部強制回路１の具体例としては、高レベ
ル選択デコーダが挙げられる。これはAND項中
任意の一項を除いて他の項をすべて低レベルに抑
える事により、測定がAND項一項ずつについて
行えるので簡単になる。そのより具体的な実現例
が、第２図に示すダイオードANDアレイによる
デコーダ回路である。これを第３図のようにすれ
ばブロツク１は比較的簡単に実現出来るが、欠点
は入力端子が増える事である。（この場合B1，…
…，B7，EN）これらの端子は、本来の入力端子
V1〜V40の一部で代用する事が出来ない。何故な
ら真補を発生する各バツフアB1′〜B7′への入力B1
〜B7各バツフアへのイネーブル入力ENにより選
択されたそのAND項の測定についてもV1〜V40の
全入力を動作させる必要があるからである。
ル選択デコーダが挙げられる。これはAND項中
任意の一項を除いて他の項をすべて低レベルに抑
える事により、測定がAND項一項ずつについて
行えるので簡単になる。そのより具体的な実現例
が、第２図に示すダイオードANDアレイによる
デコーダ回路である。これを第３図のようにすれ
ばブロツク１は比較的簡単に実現出来るが、欠点
は入力端子が増える事である。（この場合B1，…
…，B7，EN）これらの端子は、本来の入力端子
V1〜V40の一部で代用する事が出来ない。何故な
ら真補を発生する各バツフアB1′〜B7′への入力B1
〜B7各バツフアへのイネーブル入力ENにより選
択されたそのAND項の測定についてもV1〜V40の
全入力を動作させる必要があるからである。
またこの外部強制回路１の別の具体例としては
第４図に示すシフトレジスタ回路方式がある。こ
の方式の詳細は特開昭51−78143号公報によつて
紹介されている。この場合は、シフトレジスタ入
力DIとクロツクCLKの２端子だけで、AND項A1
〜A128を一項選択だけでなく任意の状態に強制す
る事が出来、応用が広いが、欠点は回路が複雑に
なる事である。
第４図に示すシフトレジスタ回路方式がある。こ
の方式の詳細は特開昭51−78143号公報によつて
紹介されている。この場合は、シフトレジスタ入
力DIとクロツクCLKの２端子だけで、AND項A1
〜A128を一項選択だけでなく任意の状態に強制す
る事が出来、応用が広いが、欠点は回路が複雑に
なる事である。
このように従来のPLAにあつては特にマトリ
クスにおいて多数の内部節点を有する場合は、そ
のための回路が複雑になつたり余分な多数の入
（出）力端子が必要になつてしまつていた。
クスにおいて多数の内部節点を有する場合は、そ
のための回路が複雑になつたり余分な多数の入
（出）力端子が必要になつてしまつていた。
本発明の目的は、これに対し余分な多数の入出
力端子を使わずに論理マトリクスの内部節点の状
態を外部から強制的に与える手段を有する測定の
容易なPLAを提供する事にある。
力端子を使わずに論理マトリクスの内部節点の状
態を外部から強制的に与える手段を有する測定の
容易なPLAを提供する事にある。
本発明による論理アレイ回路は、複数の第１の
入力線と（第５図実施例：アレイ１Ｄの入力線）
複数の第２の入力線（アレイ３の入力線）とを有
する論理アレイマトリクス（１Ｄおよび３）と、
複数の信号入力端V1−V20と、該信号入力端の一
部V1−V7と該第１の入力線とにそれぞれ接続さ
れた複数の第１の駆動回路BU１−BU７であつ
て、上記一部の信号入力端に接続した入力端子と
該第１の入力線に接続された出力端子とそれ自身
の動作、不動作状態を制御する第１の制御端子
（EN１への接続）とを有し該動作状態のときに該
一部の信号入力端の信号V8に応答して該第１の
入力線を選択的に付勢する第１の駆動回路とBU
１−BU７、上記信号入力端V1−V20と前記第２の
入力線（アレイ３の入力線）とにそれぞれ接続さ
れた複数の第２の駆動回路BV１−BV２０であつ
て、該信号入力端に接続された入力端子と前記第
２の信号線に接続された出力端子とそれ自身の動
作、不動作状態を制御する第２の制御端子（
１への接続）を有し、動作状態の時に該信号入力
端の信号に応答して該第２の入力線を選択的に付
勢する第２の駆動回路BV１−BV２０と、該信号
入力端の他の一部の一つV8に入力が接続され該
第１の制御端子に接続された第１の出力端子EN
１と該第２の制御端子１に接続された第２の
出力端子を有し、前記他の一部の信号入力端の一
つV8の電位が該第１および第２の駆動回路への
論理入力として定められた通常の論理電圧範囲で
は該第１の駆動回路BU１−BU７を不動作状態に
該第２の駆動回路BV１−BV２０を動作状態と
し、上記第１の信号入力端の一部の電位が上記通
常の論理電圧範囲外の時は該第１の駆動回路BU
１−BU７を動作状態とし該第２の駆動回路BV１
−BV２０を不動作状態とする制御手段５０を有
することを特徴とする。本発明ではマトリクスア
レイは固定的なもの、プログラマブルなもの等の
全てに適用できるが、特にプログラマブルのもの
について適用したときの効果は大きい。
入力線と（第５図実施例：アレイ１Ｄの入力線）
複数の第２の入力線（アレイ３の入力線）とを有
する論理アレイマトリクス（１Ｄおよび３）と、
複数の信号入力端V1−V20と、該信号入力端の一
部V1−V7と該第１の入力線とにそれぞれ接続さ
れた複数の第１の駆動回路BU１−BU７であつ
て、上記一部の信号入力端に接続した入力端子と
該第１の入力線に接続された出力端子とそれ自身
の動作、不動作状態を制御する第１の制御端子
（EN１への接続）とを有し該動作状態のときに該
一部の信号入力端の信号V8に応答して該第１の
入力線を選択的に付勢する第１の駆動回路とBU
１−BU７、上記信号入力端V1−V20と前記第２の
入力線（アレイ３の入力線）とにそれぞれ接続さ
れた複数の第２の駆動回路BV１−BV２０であつ
て、該信号入力端に接続された入力端子と前記第
２の信号線に接続された出力端子とそれ自身の動
作、不動作状態を制御する第２の制御端子（
１への接続）を有し、動作状態の時に該信号入力
端の信号に応答して該第２の入力線を選択的に付
勢する第２の駆動回路BV１−BV２０と、該信号
入力端の他の一部の一つV8に入力が接続され該
第１の制御端子に接続された第１の出力端子EN
１と該第２の制御端子１に接続された第２の
出力端子を有し、前記他の一部の信号入力端の一
つV8の電位が該第１および第２の駆動回路への
論理入力として定められた通常の論理電圧範囲で
は該第１の駆動回路BU１−BU７を不動作状態に
該第２の駆動回路BV１−BV２０を動作状態と
し、上記第１の信号入力端の一部の電位が上記通
常の論理電圧範囲外の時は該第１の駆動回路BU
１−BU７を動作状態とし該第２の駆動回路BV１
−BV２０を不動作状態とする制御手段５０を有
することを特徴とする。本発明ではマトリクスア
レイは固定的なもの、プログラマブルなもの等の
全てに適用できるが、特にプログラマブルのもの
について適用したときの効果は大きい。
本発明によれば複数のマスクの形状によりその
特性が一の状態を各々情報１又は０に対応させう
る素子（以下“プログラマブル素子”と称）から
なるマトリクス・アレイを含む集積回路において
該マトリクスの複数の列すなわち出力線の一部を
選択するための第１の回路ブロツクの入力が、少
なく共２つの組から成り、どちらの組だけでも該
回路ブロツクを動作させる事が出来、該２つの入
力の組の全体が、該マトリクスの複数の行すなわ
ち入力線の一部を選択するための第２の回路ブロ
ツクの入力の組に含まれ、且つ少なくとも次の３
つの動作モード： (1) 第１の回路ブロツクが、２つの入力の組のい
ずれにも応答せず、第２の回路ブロツクが全入
力に対し応答するモード、 (2) 第１の回路ブロツクが第１の入力の組に対し
てのみ応答し、第２の回路ブロツクが該第１の
入力の組以外の全入力に対し応答するモード、 (3) 第１の回路ブロツクが第２の入力の組に対し
てのみ応答し、第２の回路ブロツクが該第２の
入力の組以外の全入力に対し応答するモード、
が切替えられるようなプログラアブル論理アレ
イが得られる。
特性が一の状態を各々情報１又は０に対応させう
る素子（以下“プログラマブル素子”と称）から
なるマトリクス・アレイを含む集積回路において
該マトリクスの複数の列すなわち出力線の一部を
選択するための第１の回路ブロツクの入力が、少
なく共２つの組から成り、どちらの組だけでも該
回路ブロツクを動作させる事が出来、該２つの入
力の組の全体が、該マトリクスの複数の行すなわ
ち入力線の一部を選択するための第２の回路ブロ
ツクの入力の組に含まれ、且つ少なくとも次の３
つの動作モード： (1) 第１の回路ブロツクが、２つの入力の組のい
ずれにも応答せず、第２の回路ブロツクが全入
力に対し応答するモード、 (2) 第１の回路ブロツクが第１の入力の組に対し
てのみ応答し、第２の回路ブロツクが該第１の
入力の組以外の全入力に対し応答するモード、 (3) 第１の回路ブロツクが第２の入力の組に対し
てのみ応答し、第２の回路ブロツクが該第２の
入力の組以外の全入力に対し応答するモード、
が切替えられるようなプログラアブル論理アレ
イが得られる。
またさらには、前述のマトリクス・アレイが、
各列をAND項とし、各行をAND入力とするアレ
イであり、第１の回路ブロツクが、任意の一列
（すなわち一つのAND項）のみを選択するための
列デコーダであるようなプログラマブル論理アレ
イが得られる。
各列をAND項とし、各行をAND入力とするアレ
イであり、第１の回路ブロツクが、任意の一列
（すなわち一つのAND項）のみを選択するための
列デコーダであるようなプログラマブル論理アレ
イが得られる。
さらには、前述のアレイにおいてマトリクス・
アレイを構成するプログラマブル素子がマスクの
形状によつてではなく、電気的手段によりそのイ
ンピーダンスをある状態から他の状態に半永久的
に変化させ得る事をもつて各々情報１又は０に対
応させるようなプログラマブル論理アレイを得る
ことができる。
アレイを構成するプログラマブル素子がマスクの
形状によつてではなく、電気的手段によりそのイ
ンピーダンスをある状態から他の状態に半永久的
に変化させ得る事をもつて各々情報１又は０に対
応させるようなプログラマブル論理アレイを得る
ことができる。
次に本発明の一実施例を第５図を参照して説明
する。
する。
本実施例は既に第１図に示したPLAに適用し
た場合について示すもので入力バツフア部２、ア
ンドアレイ部３、外部強制回路１について説明す
る。他の部分は特に変更はされない。以下の実施
例では、デコーダ１Ｄを駆動するバツフアBU１
−BU７の入力端子V1−V7をアレイ３を駆動する
バツフアBV１−BV７と共用し、端子V8のレベル
によつて夫れかの組のバツフアのみを動作状態と
することに本発明を適用した場合について示すも
のである。４０の入力V1〜V40はそれぞれ入力バ
ツフア部２のバツフアBV1〜BV40に入力され、こ
れらの各バツフアBV1〜BV40はおのおの入力V1〜
V40に対応した論理出力と入力V1〜V40の補論理
出力とをアンドアレイ部３へ各入力線として与え
ている。（バツフアのΓ印を付した出力が補論理
出力を示す。）ここで入力V8と入力V28はさらに
それぞれバツフア５０および５１に入力されてい
る。バツフア５０の真論理出力EN1は外部強制回
路１のバツフアBU1〜BU7のイネーブル信号とし
て与えられ、バツフア５０の補論理出力１は
バツフアBV1〜BV20のイネーブル信号として与え
られている。バツフア５１の真論理出力EN2は外
部制御回路１のバツフアBU1′〜BU7′のイネーブ
ル信号として与えられ、その補論理出力２は
入力バツフア部２のバツフアBV2〜BV40のイネー
ブル信号として与えられている。これらのバツフ
ア５０，５１はバツフアBV1〜BV40における通常
の論理レベルでは“０”又は“１”の如何にかか
わらず応答せず（このとき真論理出力EN1，EN2
は“０”で補論理出力１，２は“１”であ
る。）前述の通常の論理レベルとは異なる第３の
レベルによつて応答し、真論理出力EN1，EN2
“１”補論理出力１，２“０”となる。こ
こでTTL論理の場合は通常の論理を入力レベル
0V、5Vによつて定め、第３レベルとして10V程
度を定めれば上述のレベルの使いわけはトランジ
スタのベース・エミツタ間のブレークダウンを使
つて容易に実現出来る事は周知の通りである。外
部強制回路１は128の節点A1〜A128を選択するマ
トリクスのデコーダ部１Ｄと、このデコーダ部１
Ｄを制御する２組のそれぞれ入力V1〜V7を入力
とするバツフアBU1〜BU7の真補出力および入力
V21〜V27を入力とするバツフアBU1′〜BU7′の真
補入力が印加される。ここではバツフアBU1と
BU1′，BU2とBU2′，……というように２組のバ
ツフアの真補出力をデコーダの共通な入力線とし
て接続している。
た場合について示すもので入力バツフア部２、ア
ンドアレイ部３、外部強制回路１について説明す
る。他の部分は特に変更はされない。以下の実施
例では、デコーダ１Ｄを駆動するバツフアBU１
−BU７の入力端子V1−V7をアレイ３を駆動する
バツフアBV１−BV７と共用し、端子V8のレベル
によつて夫れかの組のバツフアのみを動作状態と
することに本発明を適用した場合について示すも
のである。４０の入力V1〜V40はそれぞれ入力バ
ツフア部２のバツフアBV1〜BV40に入力され、こ
れらの各バツフアBV1〜BV40はおのおの入力V1〜
V40に対応した論理出力と入力V1〜V40の補論理
出力とをアンドアレイ部３へ各入力線として与え
ている。（バツフアのΓ印を付した出力が補論理
出力を示す。）ここで入力V8と入力V28はさらに
それぞれバツフア５０および５１に入力されてい
る。バツフア５０の真論理出力EN1は外部強制回
路１のバツフアBU1〜BU7のイネーブル信号とし
て与えられ、バツフア５０の補論理出力１は
バツフアBV1〜BV20のイネーブル信号として与え
られている。バツフア５１の真論理出力EN2は外
部制御回路１のバツフアBU1′〜BU7′のイネーブ
ル信号として与えられ、その補論理出力２は
入力バツフア部２のバツフアBV2〜BV40のイネー
ブル信号として与えられている。これらのバツフ
ア５０，５１はバツフアBV1〜BV40における通常
の論理レベルでは“０”又は“１”の如何にかか
わらず応答せず（このとき真論理出力EN1，EN2
は“０”で補論理出力１，２は“１”であ
る。）前述の通常の論理レベルとは異なる第３の
レベルによつて応答し、真論理出力EN1，EN2
“１”補論理出力１，２“０”となる。こ
こでTTL論理の場合は通常の論理を入力レベル
0V、5Vによつて定め、第３レベルとして10V程
度を定めれば上述のレベルの使いわけはトランジ
スタのベース・エミツタ間のブレークダウンを使
つて容易に実現出来る事は周知の通りである。外
部強制回路１は128の節点A1〜A128を選択するマ
トリクスのデコーダ部１Ｄと、このデコーダ部１
Ｄを制御する２組のそれぞれ入力V1〜V7を入力
とするバツフアBU1〜BU7の真補出力および入力
V21〜V27を入力とするバツフアBU1′〜BU7′の真
補入力が印加される。ここではバツフアBU1と
BU1′，BU2とBU2′，……というように２組のバ
ツフアの真補出力をデコーダの共通な入力線とし
て接続している。
次に動作について説明する。入力V8およびV28
に通常の論理レベルが入力印加されているときは
バツフア５０，５１はそれぞれイネーブル信号Ｅ
１，２：“１”を出力して入力バツフア部
２のバツフアBV1〜BV40を駆動し、通常のPLA動
作を行なわせしめる。次に入力V8のレベルが第
３のレベル（約10V）になるとバツフア５０は信
号EN1：“１”を出力して外部強制回路１のバツ
フアBU1〜BU7を駆動し、信号１：０によつ
てバツフアBV1〜BV7をサプレス、すなわち不働
状態にする。この状態で、入力V1〜V7の論理を
設定して節点A1〜A128を各項毎に選択し、入力
V21〜V40についての測定、検査を行なう。
に通常の論理レベルが入力印加されているときは
バツフア５０，５１はそれぞれイネーブル信号Ｅ
１，２：“１”を出力して入力バツフア部
２のバツフアBV1〜BV40を駆動し、通常のPLA動
作を行なわせしめる。次に入力V8のレベルが第
３のレベル（約10V）になるとバツフア５０は信
号EN1：“１”を出力して外部強制回路１のバツ
フアBU1〜BU7を駆動し、信号１：０によつ
てバツフアBV1〜BV7をサプレス、すなわち不働
状態にする。この状態で、入力V1〜V7の論理を
設定して節点A1〜A128を各項毎に選択し、入力
V21〜V40についての測定、検査を行なう。
次に入力V8を通常のレベルにし、入力V28を第
３のレベルに設定してバツフア５１の出力EN2を
“１”に、を“０”にすることにより、バツフ
アBU1′〜BU7′をイネーブル、すなわち駆動状態
にし、バツフアBV21〜BV40をサプレス、すなわ
ち不働状態にし、この状態で入力V21〜V27によつ
てデコーダ部１０を制御して節点A1〜A128を各
節点毎に選択し、入力V1〜V20をについての測
定、検査を行なうことができる。
３のレベルに設定してバツフア５１の出力EN2を
“１”に、を“０”にすることにより、バツフ
アBU1′〜BU7′をイネーブル、すなわち駆動状態
にし、バツフアBV21〜BV40をサプレス、すなわ
ち不働状態にし、この状態で入力V21〜V27によつ
てデコーダ部１０を制御して節点A1〜A128を各
節点毎に選択し、入力V1〜V20をについての測
定、検査を行なうことができる。
以上、バツフア５０，５１を用いて外部強制回
路１により、ANDアレイ３への入力V1−V40の測
定、検査を端子V1−V20とV21−V40とに分けて行
なう例について説明したが、本発明はPLAの測
定、検査を余分な多数の入出力端子を設けること
なく行なうことを特徴とするものであり、第５図
の例では２つのグループ（外部強制回路１の
ANDアレイ３）の入力線を駆動する駆動回路
を、これら２つのグループの内の入力線の数の多
い方のグループ（ANDアレイ３）における入力
線に対する駆動回路の数と同数の外部入力端子に
よつて２つのグループ（ANDアレイ３と強制回
路１）の入力線を駆動することができる。すなわ
ち、本発明により、もう１つのグループの入力線
を駆動する駆動回路の数の外部入力端子を省略す
ることができる。
路１により、ANDアレイ３への入力V1−V40の測
定、検査を端子V1−V20とV21−V40とに分けて行
なう例について説明したが、本発明はPLAの測
定、検査を余分な多数の入出力端子を設けること
なく行なうことを特徴とするものであり、第５図
の例では２つのグループ（外部強制回路１の
ANDアレイ３）の入力線を駆動する駆動回路
を、これら２つのグループの内の入力線の数の多
い方のグループ（ANDアレイ３）における入力
線に対する駆動回路の数と同数の外部入力端子に
よつて２つのグループ（ANDアレイ３と強制回
路１）の入力線を駆動することができる。すなわ
ち、本発明により、もう１つのグループの入力線
を駆動する駆動回路の数の外部入力端子を省略す
ることができる。
このように、本発明により、特に多数の内部節
点を規則的に含むPLAに対し最小限の回路・端
子の追加で、PLAの機能測定を容易にする有効
な内部節点状態強制回路が与えられるので本発明
の効果は大である。
点を規則的に含むPLAに対し最小限の回路・端
子の追加で、PLAの機能測定を容易にする有効
な内部節点状態強制回路が与えられるので本発明
の効果は大である。
なお本発明は上述の実施例に限るものではなく
任意のマトリクスアレイについて適用でき、また
バツフア５０，５１の入力は別個に設けても良い
ものである。
任意のマトリクスアレイについて適用でき、また
バツフア５０，５１の入力は別個に設けても良い
ものである。
第１図は本発明の適用対象となるPLAの簡単
な具体例を示す構成図、第２図は第１図のブロツ
クの第１の従来の例を示すブロツク図、第３図は
第２図のブロツク１の具体的構成を示す図、第４
図は第１図のブロツク１の第２の従来例を示す構
成図、第５図は本発明の実施例を示す論理アレイ
の構成図。 図中の符号、１……外部強制回路、２……入力
バツフア部、３……アンドアレイ、４……ドライ
バ部、５……オア部、６……インバータ部。
な具体例を示す構成図、第２図は第１図のブロツ
クの第１の従来の例を示すブロツク図、第３図は
第２図のブロツク１の具体的構成を示す図、第４
図は第１図のブロツク１の第２の従来例を示す構
成図、第５図は本発明の実施例を示す論理アレイ
の構成図。 図中の符号、１……外部強制回路、２……入力
バツフア部、３……アンドアレイ、４……ドライ
バ部、５……オア部、６……インバータ部。
Claims (1)
- １ 複数の第１の入力線と複数の第２の入力線と
を有する論理アレイマトリクスと、複数の信号入
力端と、該信号入力端の一部と該第１の入力線と
にそれぞれ接続された複数の第１の駆動回路であ
つて、前記一部の信号入力端に接続した入力端子
と該第１の入力線に接続された出力端子とそれ自
身の動作、不動作状態を制御する第１の制御端子
とを有し該動作状態のときに該一部の信号入力端
の信号に応答して該第１の入力線を選択時に付勢
する第１の駆動回路と、前記信号入力端と前記第
２の入力線とにそれぞれ接続された複数の第２の
駆動回路であつて、該信号入力端に接続された入
力端子と前記第２の信号線に接続された出力端子
とそれ自身の動作、不動作状態を制御する第２の
制御端子を有し、動作状態の時に該信号入力端の
信号に応答して該第２の入力線を選択的に付勢す
る第２の駆動回路と、該信号入力端の他の一部の
一つに入力が接続され該第１の制御端子に接続さ
れた第１の出力端子と該第２の制御端子に接続さ
れた第２の出力端子を有し、前記他の一部の信号
入力端の一つの電位が該第１および第２の駆動回
路への論理入力として定められた通常の論理電圧
範囲では該第１の駆動回路を不動作状態に該第２
の駆動回路を動作状態とし、前記第１の信号入力
端の一部の電位が前記通常の論理電圧範囲外の時
は該第１の駆動回路を動作状態とし該第２の駆動
回路を不動作状態とする制御手段を有することを
特徴とする論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101577A JPS5472933A (en) | 1977-11-22 | 1977-11-22 | Logical array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101577A JPS5472933A (en) | 1977-11-22 | 1977-11-22 | Logical array |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175366A Division JPS6143831A (ja) | 1985-08-09 | 1985-08-09 | 論理信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5472933A JPS5472933A (en) | 1979-06-11 |
| JPS6231527B2 true JPS6231527B2 (ja) | 1987-07-09 |
Family
ID=15282201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14101577A Granted JPS5472933A (en) | 1977-11-22 | 1977-11-22 | Logical array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5472933A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625311A (en) * | 1984-06-18 | 1986-11-25 | Monolithic Memories, Inc. | Programmable array logic circuit with testing and verification circuitry |
| US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
-
1977
- 1977-11-22 JP JP14101577A patent/JPS5472933A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5472933A (en) | 1979-06-11 |
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