KR940010422B1 - 테스트회로를 갖춘 반도체 집적회로장치 - Google Patents

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KR940010422B1
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히로시 가다꾸라
마꼬도 요시다
마사유끼 고까도
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후지쓰 가부시끼가이샤
세끼자와 다다시
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Abstract

내용 없음.

Description

테스트회로를 갖춘 반도체 집적회로장치
제 1 도는 내장된(built-in) 테스트회로를 갖춘 종래의 반도체 집적회로장치의 블록도.
제 2 도는 제 1 도에 도시된 내장된 테스트회로를 갖춘 종래의 TTL회로 장치의 블록도.
제 3 도는 제 1 도에 도시된 내장된 테스트회로를 갖춘 종래의 MOS반도체장치의 블록도.
제 4 도는 본 발명의 개요를 설명하는 블록도.
제 5a 도는 본 발명의 제1의 바람직한 실시예의 개요를 설명하는 블록도.
제 5b 도는 제 5a 도에 도시된 구성의 변형예를 예시하는 블록도.
제 6a 도는 제 5a 도에 도시된 본 발명의 제1의 바람직한 실시예의 회로도.
제 6b 도는 제 5b 도에 도시된 변형예의 회로도.
제 7 도는 제 6a 도와 제 6b 도에 도시된 회로의 결합을 설명하는 회로도.
제 8 도는 본 발명의 제2바람직한 실시예의 개요를 설명하는 블록도.
제 9 도는 제 8 도에 도시된 본 발명의 제2바람직한 실시예의 회로도.
제 10 도는 본 발명의 제3바람직한 실시예의 개요를 설명하는 블록도.
제 11 도는 제 10 도에 도시된 본 발명의 제3바람직한 실시예의 회로도.
제 12 도는 본 발명의 제4바람직한 실시예의 개요를 설명하는 블록도.
제 13 도는 본 발명의 제4바람직한 실시예의 회로도.
제 14 도는 본 발명의 제5바람직한 실시예의 개요를 설명하는 블록도.
제 15a 도는 제 14 도에 도시된 본 발명의 제5바람직한 실시예의 회로도.
제 15b 도는 제 14 도에 도시된 선택선 선택회로의 블록도.
제 15c 도는 제 15b 도에 도시된 각 제어기의 회로도.
제 16 도는 제 15a 도에 도시된 회로의 변형예의 회로도.
제 17 도는 제 15a 도에 도시된 회로의 다른 변형예의 회로도.
제 18a 도는 본 발명의 제6바람직한 실시예의 회로도.
제 18b 도는 본 발명의 제6실시예에 사용되는 선택선 선택회로에 제공되는 각 제어기의 회로도.
제 19 도는 제 18a 도에 도시된 회로의 변형예를 예시하는 회로도.
제 20 도는 제 18a 도에 도시된 회로의 다른 변형예를 예시하는 회로도이다.
본 발명은 일반적으로 반도체 집적회로에 관한 것으로 더욱 특별하게는 바이폴라트랜지스터를 가지는 기본회로의 배열과 기본회로로 형성되는 논리회로를 테스트하기 위한 테스트회로를 갖춘 반도체 집적회로장치에 관한 것이다. 바이폴라트래지스터를 가지는 반도체 집적회로장치는 고속 장치이며 범용의 대규모 컴퓨터와 넓은 주파수 영역전송 시스템과 같은 고성능 디지탈 컴퓨터에 폭넓게 사용된다. 최근에, 고성능 디지탈 컴퓨터를 더 향상시키기 위하여 대규모이며 고속의 바이폴라 반도체 집적회로장치에 대한 개발이 상당히 활발하다. 그와같은 바이폴라 반도체 집적회로장치는 내부 게이트의 수대 외부핀의 수의 비가 더욱 큰 비율을 가진다. 일반적으로, 내부 게이트 수의 증가는 더욱 복잡한 장치 테스팅 과정을 필요로 한다. 그래서, 다양한 테스트를 쉽게 시행할 수 있는 내장된 테스트회로를 가지는 바이폴라 반도체 집적회로장치를 제공할 필요가 있다. 일본특개소번호 61-42934(포기된 U.S.특허출원 일련번호 760,347호에 해당하며, 출원 760,347의 계속출원 387,455와 출원 760,347의 분할출원 508,565에 해당한다)는 내장된 테스트회로를 갖춘 반도체 집적회로장치를 개시한다.
제 1 도와 관련하여, 상기 언급된 출원에 개시된 반도체 집적회로장치는 칩몸체(1), 게이트셀(2) 및 내장된 테스트회로를 가지고 있다. 내장된 테스트회로는 행선택선(3), 열판독선(4), 스위칭소자(5), 행선택링카운터(6), 열선택링카운터(7), 데이터선택기(8), 행선택클록입력단자(9), 열선택클록입력단자(10) 및 모니터출력단자(11)로 구성된다.
게이트셀(2)간의 상호연결 과정은 사용자로부터의 주문에 근거하여 결정된다. 논리회로를 형성하기 위한 그와 같은 상호연결은 단순화를 위하여 도시되지 않는다. 게이트셀(2)의 출력단자는 스위칭소자(5)를 경유하여 열판독선(4)에 접속된다. 행선택링카운터(6)는 행선택선들(3)중의 하나를 선택하고 열선택링카운터(7)는 열판독선(4)중의 하나를 선택하며, 그래서 게이트셀(2)중의 하나가 선택된다. 그와같은 선택과정이 반복 실시된다. 선택된 게이트셀(2)의 출력단자의 논리상태가 데이터 선택기(8)를 경유하여 모니터 출력단자로 전송된다.
상기에서 언급된 테스팅과정은 매트릭스 시험방법이라 불린다. 그와같은 매트릭스 시험방법은 논리회로를 형성하기 위하여 사용되는 플립플롭과 래치의 테스팅에 관한 제한을 갖지 않으며, 게이트셀 단위로 논리회로를 테스트할 수 있다. 그래서, 매트릭스 시험방법은 주사 플립플롭을 사용하는 종래의 주사경로 방법과 비교하여 논리회로를 디자인하기 위한 과정을 용이하게 할 수 있으며 높은 테스팅 신뢰도를 얻을 수 있다.
제 2 도는 제 1 도에 도시된 구성에 근거한 종래의 TTL회로장치를 설명하며 제 3 도는 제 1 도에 도시된 구성에 근거한 종래의 MOS회로장치를 설명한다. 제 2 도에 도시된 것처럼, 제 1 도에 도시된 각각의 스위칭소자(5)는 NPN트랜지스터(12)와 저항기(13)로 형성된다. 제 3 도에 도시된 것처럼, 제 1 도에 도시된 각각의 스위칭소자는 n-채널 MOS트랜지스터(14)로 형성이 된다. 제2 및 제 3 도에 도시된 구성이 앞서 언급한 일본출원에 또한 개시되어 있다. 유사한 회로가 D.K.Jadus, et al., "테스트패드멀티플렉싱", IBM Technical Disclosure Bulletin, Vol. 18, No.7, 1975년 12월, pp.2181-2812 또는 J.카나드, et al., "전압체크장치", IBM Technical Disclosure Bulletin, Vol. 8, No.5, 1965년 10월, pp.806-807에 개시되어 있다.
그러나, 일본출원은 제 1 도에 도시된 구성이 ECL(에미터 결합논리) 회로장치에 인가하여 얻어지는 명확한 구성을 개시하거나 암시하지 못하고 있다. ECL회로장치는 각각이 마지막 스테이지에서 에미터 플로워회로를 가지는 ECL회로를 형성하는 게이트셀을 가진다. 만약 제 2 도에 도시된 각 게이트셀(2)이 ECL회로를 형성하면, 많은 양의 전류가 에미터 플로워회로의 로드 트랜지스터를 통하여 흐르며, 그래서 ECL회로의 출력레벨이 정규치로부터 벗어나게 되고 전체 논리회로가 오기능을 하게 된다.
상기 언급된 이유 때문에, 각 게이트셀(2)의 TTL구조가 ECL구조에 의하여 대치될 때, 어떠한 개량없이 트랜지스터(12)와 저항기(13)로 구성되는 스위칭 소자를 사용하는 것이 불가능하다. 다른 한편으로, 각 게이트셀은 MOS트랜지스터(14) 다음의 회로를 적절히 설계함으로써 ECL회로를 형성할 수 있다. 그러나, ECL회로와 MOS스위칭소자의 결합은 제조단계의 수를 증가시키고 ECL회로를 형성하는 바이폴라트랜지스터의 성능을 떨어뜨린다.
본 발명의 일반적인 목적은 본 발명의 상기 언급된 단점이 제거된 내장된 테스트회로를 가지는 개량된 반도체 집적회로장치를 제공하는 것이다.
본 발명의 더욱 특별한 목적은 ECL회로로 형성되는 논리회로를 테스팅하기 위한 내장된 테스트회로와 ECL회로의 배열을 가지며 제조단계의 수를 증가시킴이 없이 제조될 수 있는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 앞서 언급된 목적은 에미터 결합 논리회로와 테스트점을 가지는 기본회로를 포함하는 다수의 기본회로의 배열; 및 기본회로중의 적어도 하나로 형성되는 논리회로를 테스트하는 테스트회로를 포함하며, 테스트회로는 제1방향으로 계속되는 다수의 선택선; 제2방향으로 계속되는 다수의 판독선; 다수의 스위칭회로, 스위칭회로 각각은 테스트점에 접속되는 베이스와 선택선중의 해당하는 하나를 경유하여 제공되는 선택신호에 응하여 스위칭회로중의 해당하는 하나가 온될 때 테스트점을 판독선중의 해당하는 하나에 접속시키기 위하여 접속가능한 에미터와 콜렉터를 가지는 제1바이폴라 트랜지스터를 가지며; 선택선중의 하나를 선택하기 위하여 그리고 다수의 제1바이폴라트랜지스터 중에서 선택선 중의 선택된 하나에 접속되는 선택된 제1바이폴라트랜지스터를 온시키는 선택신호를 선택선들 중의 하나에 출력시키기 위한 선택선 선택수단; 및 각각의 선택선에 관련된 소정의 파라미터에서 변화를 검출하기 위한 그리고 테스트점에 관한 정보를 나타내는 데이터로써 변화를 모니터 출력단자에 출력하기 위한 테스트데이타 출력수단을 포함하는 반도체 집적회로장치에 의하여 이루어질 수 있다.
본 발명의 앞서 언급된 목적은 또한 에미터 결합 논리회로와 테스트점을 가지는 기본회로를 포함하는 다수의 기본회로의 배열; 및 기본회로들 중의 적어도 하나로 형성되는 논리회로를 테스트하는 테스트회로를 포함하며, 테스트회로는 제1방향으로 계속되는 다수의 선택선; 제2방향으로 계속되는 다수의 판독선; 다수의 스위칭회로, 스위칭회로 각각은 테스트점에 접속되는 베이스와 상기 선택선 중의 해당하는 하나를 경유하여 제공되는 선택신호에 응하여 스위칭회로중의 해당하는 하나가 온될 때 테스트점을 판독선 중의 해당하는 하나에 접속시키기 위하여 접속가능한 제1에미터와 콜렉터를 가지고 상기 에미터 결합 논리회로의 출력단자로서 기능을 하는 제2에미터를 가지는 제1멀티에미터 바이폴라트랜지스터를 가지며; 선택선 중의 하나를 선택하기 위하여 그리고 다수의 제1멀티에미터 바이폴라트랜지스터 중에 선택선 중의 선택된 하나에 접속되는 선택된 제1멀티에미터 바이폴라트랜지스터를 온시키는 선택신호를 선택선들 중의 하나에 출력시키기 위한 선택선 선택수단; 및 각각의 선택선에 관련된 소정의 파라미터에서의 변화를 검출하기 위한 그리고 테스트점에 관한 정보를 나타내는 데이터로써 변화를 모니터 출력단자에 출력하기 위한 테스트 데이터 출력수단을 포함하는 반도체 집적회로장치에 의하여 이루어질 수 있다.
제 4 도는 본 발명에 따른 반도체 집적회로장치의 원칙을 도시하는 블록도이다. 제 4 도에 도시된 장치는 바이폴라트랜지스터로 형성되는 다수의 기본회로(게이트셀)의 배열과 기본회로(20)를 테스트하기 위한 테스트회로를 가진다. 테스트회로는 제1방향으로 계속되는 다수의 선택선(21)과 제1방향에 실질적으로 수직한 제2방향으로 계속되는 다수의 판독선(22)을 갖는다.
테스트회로는 또한 각각이 해당 기본회로(20)와 해당 판독선(22) 사이에 제공되는 다수의 스위칭회로(24)를 포함한다. 각각의 스위칭회로(24)는 직접 테스트점에 접속되거나 또는 저항기(도시되지 않음)를 경유하여 거기에 접속되는 베이스를 가지는 적어도 하나의 바이폴라트랜지스터를 가지며, 그래서 각각의 스위칭회로(24)는 선택선(21)을 경유하여 온/오프된다. 각각의 스위칭회로(24)가 온될 때, 테스트점(23)이 해당판독선(22)에 접속된다. 더욱이, 테스트회로는 선택선(21)에 접속되는 선택선 선택회로(25)을 가진다. 선택선 선택회로(25)는 선택선(21)중의 요구되는 하나를 선택하여 선택된 선택선(21)에 접속되는 스위칭회로(24)를 온시킨다. 더구나, 테스트회로는 테스트 데이터 출력회로(26)를 가지며 테스트 데이터 출력회로는 선택된 판독선(22)을 통하는 전류의 변화 또는 선택된 판독선(22)의 전위를 검출하고, 테스트 데이터로서, 선택된 기본회로(20)의 테스트점(23)의 레벨상태를 출력한다.
용어 "기본회로"는 논리회로를 형성하기 위하여 필요한 기본회로(논리셀)를 의미한다. 예를들어, 기본회로는 OR회로와 NOR회로와 같은 게이트, 플립플롭등을 포함한다. 더욱이, 제 4 도에 도시된 장치는 선택선 제어신호 입력단자(28)와 테스트 데이터 출력단자(29)를 가진다. 기본회로(20)중의 하나가 선택됨을 표시하는 선택선 제어신호(클록신호)(Sc)가 선택선 제어신호 입력단자(28)에 인가된다. 테스트 데이터 출력회로(26)로 부터의 상기 언급된 테스트 데이터(모니터 데이터)가 테스트 데이터 출력단자(29)를 경유하여 출력된다.
제 5a 도는 본 발명의 제1의 바람직한 실시예에 따른 반도체 집적회로의 개요를 설명하는 블록도이다. 제 5a 도에 도시된 각 스위칭회로(24)는 제1 및 제2바이폴라트랜지스터(30 및 31) 및 정전류원(32)으로 구성된다. 제1트랜지스터(30)의 콜렉터가 제1D.C.전압(VCC)(예, 0볼트)로 세트된 고전압원 공급선(33)에 접속되고, 그것의 베이스는 기본회로(20)의 테스트 점에 직접접속되거나 저항기(도시되지 않음)를 경유하여 거기에 접속된다. 제2트랜지스터(31)의 콜렉터는 해당 판독선(22)에 접속되고, 제2트랜지스터의 베이스는 기준전압(VR)을 수신하는 기준전압 입력단자(34)에 접속된다. 제1 및 제2트랜지스터(30 및 31)의 에미터는 정전류원(32)에 접속되고 정전류원(32)은 제1D.C.전압(VCC)보다 낮은 제2D.C.전압(VEE)으로 세트되는 저전압원 공급선(35)에 접속된다. 정전류원(32)은 해당선택선(21)에 의하여 온/오프된다. 테스트점의 논리적 상태는 스위칭회로(24)가 온(정전류원(32)이 온)일 때, 제1 및 제2트랜지스터(30 및 31)가 각각 온과 오프가 되며, 그래서 어떠한 전류도 판독선(22)을 통하여 흐르지 못한다. 다른 한편으로, 테스트점(23)의 논리적 상태는 스위칭회로(24)가 온인 상태에서 저레벨이 될 때, 제1 및 제2트랜지스터(30 및 31)는 각각 오프와 온이고, 그래서 정전류원(32)에 의하여 정의되는 전류는 판독선을 따라 흐른다.
제 5b 도는 제 5a 도에 도시된 회로의 변형을 예시하는 블록도이다. 제 5b 도에 도시된 회로는 제1트랜지스터의 콜렉터가 해당 판독선(22)에 접속되고, 제2트랜지스터(31)의 콜렉터가 고전압원 공급선(33)에 접속되는 점에서 제 5a 도에 도시된 것과는 다르다. 테스트점(23)의 논리적 상태는 스위칭회로(24)가 온인 상태에서 하이일 때 제1 및 제2트랜지스터(30 및 31)는 각각 온과 오프가 되며, 그래서 정전류원(32)에 의하여 정의되는 전류가 판독선(22)을 통하여 흐른다. 다른 한편으로, 테스트점(23)의 논리적 상태가 상기 언급된 상태에서 로우일 때, 제1 및 제2트랜지스터(30 및 31)는 오프와 온이 되며, 그래서 판독선(22)을 통하여 어떠한 전류도 흐르지 않는다.
제 6a 도는 더욱 상세하게 제 5a 도에 도시된 회로를 설명하는 회로도이다. 제 6a 도에 도시된 장치는 ECL기본회로(42)를 가지며, 그것은 제 5a 도에 도시된 기본회로에 해당한다. 고전압원 공급선(44)가 저전압원 공급선(45)이 ECL기본회로(42)에 접속된다. 고전압원 공급선(44)은 고전위(VCC)(예를 들면, 0볼트)에서 유지되며 저전압원 공급선(45)은 저전위(VEE)(예를 들면, -3.6볼트)에서 유지된다. 스위칭장치(46 및 47)는 각각 논리신호 출력단자(69 및 73)를 경유하여 ECL기본회로(42)에 접속된다. (제 5a 도에 도시된 선택선(21)에 해당하는) 선택선(48)이 스위칭회로(46 및 47)에 접속된다. 선택선(48)은 제 5a 도에 도시된 선택선 선택회로(25)의 출력회로부에 접속된다. (제 5a 도에 도시된 판독선(22)에 해당하는) 판독선(50 및 51)은 각각 스위칭회로(46 및 47)에 접속된다. 제 5a 도에 도시된 테스트 데이터 출력회로(26)의 부분인 판독선 전류 검출회로가 각각 판독선(50 및 51)에 접속된다.
제 6a 도에 도시된 ECL기본회로(24)는 1-입력 NOR/OR 회로이며, 전류스위칭회로(54) 및 2에미터 플로워회로(55 및 56)를 가진다. 전류스위칭회로(54)는 NPN트랜지스터(57, 58 및 59)와 저항기(60, 61 및 62)를 가진다. NPN트랜지스터(57)의 콜렉터는 저항기(60)를 경유하여 고전압원 공급선(44)에 접속되고, 그것의 베이스는 입력논리회로(S1)를 수신하는 논리신호 입력단자(63)에 접속된다. NPN트랜지스터(57)의 에미터는 NPN트랜지스터(58)의 에미터와 NPN트랜지스터(59)의 콜렉터에 접속된다. NPN트랜지스터(58)의 콜렉터는 저항기(61)를 경유하여 고전압원 공급선(44)에 접속되고, 그것의 베이스는 예를들어 -1.2볼트의 기준전압(VR)을 수신하는 기준전압 입력단자(64)에 접속된다. NPN트랜지스터(59)의 베이스는 전류원 전압(VCS)을 수신하는 전류원 전압입력단자(65)에 접속되고 그것의 에미터는 저항기(62)를 경유하여 저전압원 공급선(45)에 접속된다.
에미터 플로워회로(55)는 NPN트랜지스터(66 및 57), 및 저항기(68)를 가진다. NPN트랜지스터(66)의 콜렉터는 고전압원 공급선(44)에 접속되고, 그것의 베이스는 NPN트랜지스터(57)의 콜렉터에 접속된다. NPN트랜지스터(66)의 에미터는 논리신호 출력단자(69)와 NPN트랜지스터(67)의 콜렉터에 접속된다. NPN트랜지스터의 베이스는 전류원 전압입력단자(65)에 접속되고 그것의 에미터는 저항기(68)를 경유하여 저전압원 공급선(45)에 접속된다. 에미터 플로워회로(56)는 NPN트랜지스터(70 및 71)와 저항기(72)를 가진다. NPN트랜지스터(70)의 콜렉터는 고전압원 공급선(44)에 접속되며 그것의 베이스는 NPN트랜지스터(58)의 콜렉터에 접속된다. NPN트랜지스터(70)의 에미터는 논리신호 출력단자(73)와 NPN트랜지스터(71)의 콜렉터에 접속된다. NPN트랜지스터(71)의 베이스는 전류원 전압입력단자(65)에 접속되고 그것의 에미터는 저항기(72)를 경유하여 저전압원 공급선(45)에 접속된다.
입력논리신호(S1)가 하이레벨을 가질 때, 논리신호 출력단자(69)는 로우레벨을 가지며 논리신호 출력단자(73)는 하이레벨을 가진다. 다른 한편으로, 입력논리신호(S1)가 로우레벨을 가질 때, 논리신호 출력단자(69 및 73)는 하이레벨과 로우레벨을 각각 가진다. 하이레벨은 예를들어 -0.8볼트가 되게 세트되고 로우레벨은 예를들어 -1.6볼트가 되도록 세트된다. ECL기본회로(42)는 요구되는 논리회로를 형성하기 위하여 다른 ECL회로(도시되지 않음)에 접속된다.
스위칭회로(46)는 NPN트랜지스터(74, 75 및 76)과 저항기(77)로 이루어지는 전류스위칭회로로 형성된다. NPN트랜지스터(74)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 논리신호 출력단자(69)에 접속된다. NPN트랜지스터(74)의 에미터는 NPN트랜지스터(75)의 에미터와 NPN트랜지스터(76)의 콜렉터에 접속된다. NPN트랜지스터(75)의 콜렉터는 해당 판독선(50)에 접속되고 그것의 베이스는 기준전압 입력단자(78)에 접속된다. NPN트랜지스터(76)의 베이스는 선택선(48)에 접속되며 그것의 베이스는 저항기(77)를 경유하여 저전압원 공급원(45)에 접속된다.
스위칭회로(47)는 NPN트랜지스터(79, 80 및 81)와 저항기(82)로 구성되는 전류스위칭회로로 형성이 된다. NPN트랜지스터(79)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 논리신호 출력단자(73)에 접속된다. NPN트랜지스터(79)의 에미터는 NPN트랜지스터(80)의 에미터와 NPN트랜지스터(81)의 콜렉터에 접속된다. NPN트랜지스터(80)의 콜렉터는 해당 판독선에 접속되고 그것의 베이스는 기준전압 입력단자에 접속된다. NPN트랜지스터(81)의 베이스는 해당 선택선(48)에 접속되고 그것의 에미터는 저항기(82)를 경유하여 저전압원 공급원(45)에 접속된다.
제 5a 도에 도시된 선택선 선택회로(25)에 해당하는 출력회로(49)가 단자(84), 저항기(85 및 86), 다이오드(87) 및 NPN트랜지스터(88)로 구성이 된다. 단자(84)는 저항기(85)를 통하여 다이오드(87)의 양극, NPN트랜지스터(88)의 콜렉터에 접속되는 음극에 접속된다. NPN트랜지스터(88)의 베이스는 그것의 콜렉터와 해당 선택선(48)에 접속되고 그것의 에미터는 저항기(86)를 경유하여 저전압원 공급선(45)에 접속된다. 선택선(48)이 선택될 때, 예를들어 -0.8볼트인 전압이 단자(84)에 인가된다. 선택선(40)의 전압이 -2.2볼트로 설정되며(이후에 이 전압은 선택전압(VSEL-ON)으로 언급됨), 정전류원으로서 기능을 하는 양 트랜지스터(76 및 81)가 온 이되고 그 스위칭회로(46 및 47)가 온이된다. 다른 한편으로, 선택선이 선택되지 않을 때, -2.0볼트의 전압이 단자(84)에 인가되고 선택선(48)의 전압은 -3.1볼트가 되어 NPN트랜지스터(76 및 81)가 오프되며 스위칭회로(46 및 47)는 오프된다.
판독선 검출회로(52)는 NPN트랜지스터(89)와 저항기(90)로 구성된다. NPN트랜지스터(89)의 콜렉터는 고전압원 공급선(43)에 접속된다. NPN트랜지스터(80)의 베이스는 판독선과 저항기(90)를 경유하여 고전압원 공급선(43)에 접속된다. NPN트랜지스터(89)의 에미터는 데이터 출력단자(91)에 접속된다.
판독선 전류검출회로(53)는 NPN트랜지스터(92)와 저항기(93)로 구성된다. NPN트랜지스터(92)의 콜렉터는 고전압원 공급선(43)에 접속된다. NPN트랜지스터(92)의 베이스는 판독선(51)과 저항기(93)를 경유하여 고전압원 공급선(92)에 접속된다. NPN트랜지스터(92)의 에미터는 데이터 출력단자(94)에 접속된다. 단순화를 위하여 도시되지는 않았지만, 데이터 출력단자(91 및 94)에서 얻어지는 압축회로 또는 선택회로를 경유하여 외부핀에 출력된다.
제 6a 도에 도시된 회로의 동작에 대한 설명이 이하에 주어진다. 테스트동안, 선택선(48)이 선택될 때, 선택선(48)은 선택전압(VSEL-ON)(예를들어 -2.2볼트)으로 세트되고, 그래서 NPN트랜지스터(76 및 81)가 온되고 즉 스위치회로(46 및 47)가 온된다. 만약 ECL회로가 정상적으로 동작한다면, 입력논리신호(S1)가 하이레벨 논리치를 가질 때 논리신호 출력단자(69 및 73)는 로우와 하이레벨로 각각 세트된다. 다른 한편으로, ECL기본회로(42)가 정상적으로 작동하는 상태에서 입력논리신호(S1)가 로우레벨 논리치를 가질 때, 논리신호 출력단자(69 및 73)는 각각 하이와 로우로 세트된다.
스위칭회로(46)에서, 논리신호 출력단자(69)가 하이상태로 유지될 때, NPN트랜지스터(74)는 활성상태에 있게 되고 NPN트랜지스터(75)는 오프상태에 있게 된다. 결과적으로, 어떠한 전류도 판독선(50)을 흐르지 않으므로 판독선(50)은 0볼트로 되고 데이터 출력단자(91)의 전압은 VBE가 NPN트랜지스터(74)의 베이스-에미터 전압인 경우(0-VBE), 예를들어 -0.8볼트가 된다.
즉, 데이터 출력단자(91)는 논리신호 출력단자(69)의 경우와 같은 하이레벨로 세트된다. 다른 한편으로, 논리신호 출력단자(69)가 로우레벨일때, NPN트랜지스터(74)는 오프되고 NPN트랜지스터(75)는 온된다. 그래서, 다음식에 의하여 정의되는 전류가 판독선(50)을 통하여 흐른다.
(VSEL-ON-VBE-VEE)/R77
이때 R77은 저항기(77)의 저항치이다. 결과적으로, 판독선(50)의 전압은 [(VSEL-ON-VBE-VEE)/R77]R90-VBE가 되며 R90은 저항기(90)의 저항치이다. 그래서, 데이터 출력단자(91)의 전압은 [(VSEL-ON-VBE-VEE)/R77]R90이 된다. 데이터 출력단자(91)의 전압은 예를들어 -1.6볼트가 된다.
스위칭회로(47)에서, 논리신호 출력단자(73)가 하이레벨에 있을 때, NPN트랜지스터(79)는 활성상태에 있게 되고, NPN트랜지스터(80)는 오프상태에 있게 된다. 그래서, 어떠한 전류도 판독선(51)을 통하여 흐르지 않는다. 결과적으로, 판독선(51)의 전압은 0볼트이고 데이터 출력단자(94)의 전압은 (0-VBE), 예를들어 -0.8볼트가 된다. 즉, 데이터 출력단자(94)의 논리신호 출력단자(73)의 경우와 같이 하이레벨이다. 다른 한편으로, 논리신호 출력단자(73)가 로우레벨에 있을 때, NPN트랜지스터(79)는 오프상태에 있게 되고 NPN트랜지스터(80)는 활성상태가 된다. 그래서, 식(VSEL-ON-VBE-VEE)/R82에 의하여 정의되는 전류가 판독선(51)을 통하여 흐르며, R82는 저항기(82)의 저항치이다. 결과적으로, 판독선(51)의 전압은 [(VSEL-ON-VBE-VEE)/R82]R93이며 R93은 저항기(93)의 저항치이다.
결과적으로, 데이터 출력단자의 전압은[(VSEL-ON-VBE-VEE)/R82]R93-VBE이다. 데이터 출력단자(94)의 전압은 예를들어 -1.6볼트이다.
상기 언급한 방법으로, 데이터 출력단자(91 및 94)의 전압이 외부단자에 출력되어 판독전압 정보에 근거하여 ECL기본회로(42)가 정상적으로 작동하는가의 여부를 결정하는 것이 가능하다. 상기 언급된 본 발명의 제1실시예에 따라, 장치는 내장된 테스트회로를 가지며 논리신호 출력단자(69 및 73)의 논리상태를 판독하기 위한 회로, 즉, 스위칭회로(46 및 47) 및 판독선 전류검출회로(52 및 53)가 ECL기본회로(42)에 해당하는 바이폴라트랜지스터와 저항기로 형성된다. 결과적으로, 매트릭스 시험방법에 의하여 ECL기본회로로 형성되는 논리회로를 테스트하여 제조단계의 수를 증가시킴이 없이 테스트회로를 형성하는 것이 가능하다.
제 6b 도는 더욱 상세히 제 5b 도에 도시된 구성을 설명한다. 제 6b 도에 도시된 회로는 스위칭회로(46 및 47)의 구조에서 제 6a 도에 도시된 구조와는 다르다. 스위칭회로(46)의 NPN트랜지스터(74)의 콜렉터는 해당 판독선(50)에 접속되고 NPN트랜지스터(75)의 콜렉터는 고전압원 공급선(44)에 접속된다. 유사하게, NPN트랜지스터(79)의 콜렉터는 해당 판독선에 접속되며 NPN트랜지스터(80)의 콜렉터는 고전압원 공급선(51)에 접속된다. 제 6b 도에 도시되는 회로의 다른 장치는 제 6a 도에 도시된 것과 같다.
동작동안, 스위칭회로(46)에서 논리신호 출력단자(69)가 하이레벨에 있을 때, NPN트랜지스터(74)는 활성상태가 되며, NPN트랜지스터(75)는 오프상태가 되며 그래서 식(VSEL-ON-VBE-VEE)/R77에 해당하는 전류가 판독선(50)을 통하여 흐른다. 그래서, 판독선(50)의 전압은[(VSEL-ON-VBE-VEE)/R77] R90이 된다.
결과적으로, 데이터 출력단자(91)의 전압은[(VSEL-ON-VBE-VEE)/R77] R90-VBE가 되며 예를들어 -1.6볼트가 된다. 다른 한편으로, 논리신호 출력단자(69)가 로우레벨에 있을 때, NPN트랜지스터(74)는 오프상태로 되며 NPN트랜지스터(75)는 활성상태가 된다. 그래서, 어떠한 전류도 판독선(50)을 통하여 흐르지 않으며 판독선(50)의 전압은 0볼트가 되고 데이터 출력단자(91)의 전압은 (0-VBE)볼트, 예를들어 -0.8볼트가 된다.
스위칭회로(47)에서, 논리신호 출력단자(73)가 하이레벨에 있을 때, NPN트랜지스터(97)는 활성상태가 되고, NPN트랜지스터(80)는 오프가 된다. 그래서 식(VSEL-ON-VBE-VEE)/R82에 해당하는 전류가 판독선(51)을 통하여 흐르게 된다.
결과적으로, 판독선의 전압은[(VSEL-ON-VBE-VEE)/R82]R93이 된다. 그래서, 데이터 출력단자(94)의 전압은[(VSEL-ON-VBE-VEE)/R82]R93-VBE가 되며 예를들어 -1.6볼트가 된다. 다른 한편으로, 논리신호 출력단자(73)가 로우레벨에 있을 때, NPN트랜지스터(79)는 오프되며 NPN트랜지스터(80)는 활성상태로 되며, 어떠한 전류도 판독선(51)을 통하여 흐르지 않으며, 그래서 판독선의 전압은 0볼트가 되고 데이터 출력단자(94)의 전압은 (0-VBE)볼트, 예를들어 -0.8볼트가 된다. 상기 언급한 방법으로, 외부장치에 데이터 출력단자(91 및 94)의 전압을 출력하여 판독전압에 근거하여 ECL기본회로(42)가 정상적으로 동작하는가 여부를 결정하는 것이 가능하다.
제 7 도는 제 6b 도에 도시된 구성의 제2의 변형예의 회로도이다. 제 7 도에 도시된 제2변형예는 제6A와 제 6b 도에 도시된 구성의 결합에 해당한다. 제 7 도에 도시된 스위칭회로(46)는 제 6a 도에 도시된 것과 같은 구성을 가지며 제 7 도에 도시된 스위칭회로(47)는 제 6b 도에 도시된 것과 같은 구성을 가진다. 그래서, 제 7 도에 도시된 스위칭회로(46)는 제 6a 도에 도시된 것과 같은 방법으로 동작하여 제 7 도에 도시된 스위칭회로(47)는 제 6b 도에 도시된 것과 같은 방법으로 동작한다. 제 7 도에 도시된 회로의 다른 부분들은 본 발명의 제1 및 제2실시예의 부분과 같다.
본 발명의 제2의 바람직한 실시예에 따른 반도체장치에 대한 설명이 주어진다. 제 8 도는 본 발명의 제2바람직한 실시예에 따른 장치의 개요를 설명한다. 스위칭회로(24)는 기본회로(20)에 제공되는 멀티에미터형의 제1트랜지스터(36) 및 기본회로(20)의 외부에 단일 에미터형의 앞서 언급된 제2트랜지스터(31) 및 기본회로(20)의 외부에 정전류원(32)을 가진다. 제1트랜지스터(36)의 콜렉터는 제1D.C.전압(VCC)을 수신하며 그것의 베이스는 테스트점(23)에 접속된다.
제2트랜지스터(31)의 콜렉터는 해당 판독선(22)에 접속되며 그것의 베이스는 기준전압 입력단자(34)에 접속된다. 트랜지스터(31)의 에미터는 제1트랜지스터의 제1에미터에 접속된다. 정전류원(32)은 저전압원 공급원(35)과 제1트랜지스터(36)의 제2에미터와 제2트랜지스터(31)의 에미터 사이에 접속된다. 정전류원(32)의 온 및 오프상태는 선택선(21)을 통하여 제어된다. 제1트랜지스터(36)의 제2에미터는 예를들어 논리신호 출력단자(37)와 정전류원(38)에 접속된다.
테스트점(23)의 논리상태는 스위칭회로(24)가 온인 상태에서 하이레벨일 때, 제1트랜지스터(36)는 활성상태에 있게 되며 제2트랜지스터(31)는 오프되어 어떠한 전류도 판독선(22)을 통하여 흐르지 못한다. 다른 한편으로, 스위칭회로(24)가 온인 상태에서 테스트점(23)의 논리상태가 로우레벨일 때, 제1트랜지스터(36)는 오프되고 제2트랜지스터(31)는 온되어 정전류원(32)에 의하여 정의되는 전류가 판독선(22)을 통하여 흐른다.
제 9 도는 더욱 상세하게 제 8 도에 도시된 구성의 회로도이다.
제 9 도에 도시된 회로는 NPN트랜지스터(74 및 66)가 ECL기본회로(42)에 제공되는 멀티에미터형 NPN트랜지스터(95)에 의하여 대치되고 NPN트랜지스터(79 및 70)가 ECL기본회로(42)에 제공되는 멀티에미터형 NPN트랜지스터에 의하여 대치되는 점에서 제 6a 도에 도시되는 회로와는 다르다.
ECL기본회로(42)는 2에미터 플로워회로(55 및 56)와 전류 스위칭회로(54)를 가진다. 에미터 플로워회로(55)는 제1 및 제2에미터를 가지는 멀티에미터형 NPN트랜지스터, NPN트랜지스터(67) 및 저항기(68)를 가진다. NPN트랜지스터(95)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 NPN트랜지스터(57)의 콜렉터에 접속된다. NPN트랜지스터(95)의 제2에미터는 논리신호 출력단자(69)와 NPN트랜지스터(67)의 콜렉터에 접속된다. 에미터 플로워회로(55)의 다른 부분은 제 6a 도에 도시되는 에미터 플로워회로의 다른 부분과 같다.
에미터 플로워회로(56)는 제1 및 제2에미터를 가지는 멀티에미터형 NPN트랜지스터(97), NPN트랜지스터(71) 및 저항기(72)를 가진다. NPN트랜지스터(97)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 NPN트랜지스터(58)의 콜렉터에 접속된다. NPN트랜지스터(97)의 제2에미터는 논리신호 출력단자(73)와 NPN트랜지스터(71)의 콜렉터에 접속된다. 에미터 플로워회로(56)의 다른 부분들은 제 6a 도에 도시된 에미터 플로워회로(56)의 것과 동일하다.
제 9 도에 도시되는 스위칭회로는 NPN트랜지스터(95, 75 및 76) 및 저항기(77)를 가진다. NPN트랜지스터(75)의 콜렉터는 해당 판독선(50)에 접속되고 그것의 베이스는 기준전압 입력단자(78)에 접속된다. NPN트랜지스터(75)의 에미터는 NPN트랜지스터(95)의 제1에미터와 NPN트랜지스터(76)의 콜렉터에 접속된다. 스위칭회로(46)의 다른 부분들은 제 6a 도에 도시되는 스위칭회로의 부분과 같다.
스위칭회로(47)는 NPN트랜지스터(97, 80 및 81)와 저항기(82)를 가진다. NPN트랜지스터(80)의 콜렉터는 해당 판독선(51)에 접속되고 그것의 베이스는 기준전압 입력단자(83)에 접속된다.
NPN트랜지스터(80)의 에미터는 NPN트랜지스터(97)의 제1에미터와 NPN트랜지스터(81)의 콜렉터에 접속된다. 스위칭회로(47)의 다른 부분은 제 6a 도에 도시되는 스위칭회로의 부분과 같다.
테스트동안, 스위칭회로(46)의 NPN트랜지스터의 콜렉터 전압이 하이일 때, NPN트랜지스터(95)는 온되고 NPN트랜지스터(75)는 오프된다. 그래서 판독선(50)을 통하여 흐르는 전류는 없으며, 따라서 판독선(50)의 전압은 0볼트이고 데이터 출력단자(91)의 전압은 (0-VBE)볼트 예를들어 -0.8볼트가 된다. 다른 한편으로, NPN트랜지스터(57)의 콜렉터 전압이 로우일 때, NPN트랜지스터(95)는 오프이고 NPN트랜지스터(75)는 온이다. 그래서, 식 (VSEL-ON-VBE-VEE)/R77에 의하여 정의되는 전류가 판독선(50)을 통하여 흐른다. 그래서, 판독선(50)의 전압은 [(VSEL-ON-VBE-VEE)/R77]R90이 된다. 결과적으로, 데이터 출력단자(91)의 전압은 [(VSEL-ON-VBE-VEE/R77)]R90-VBE이고 예를들어 -1.6볼트이다.
스위칭장치(47)의 NPN트랜지스터(58)의 콜렉터 전압은 하이이고, NPN트랜지스터(97)는 온이며 NPN트랜지스터(80)는 오프이다. 그래서, 판독선(51)을 통하여 어떠한 전류도 흐르지 않으며 따라서 판독선(51)의 전압은 0볼트이며 데이터 출력단자(94)의 전압은 (0-VEE)볼트 예를들어 -0.8볼트가 된다.
다른 한편으로, NPN트랜지스터(58)의 콜렉터 전압이 로우이고, NPN트랜지스터(97)는 오프이며 NPN트랜지스터(80)는 온이 된다. 그래서, 식 (VSEL-ON-VBE-VEE)/R82에 해당하는 전류가 판독선(51)을 통하여 흐른다.
그래서, 판독선(51)의 전압은 [(VSEL-ON-VBE-VEE)/R82]R93이 된다. 결과적으로, 데이터 출력단자(94)의 전압은 [(VSEL-ON-VBE-VEE)/R82]R93-VBE이며 예를들어 -1.6볼트이다. 상급 언급한 방식으로, 외부회로에 데이터 출력단자(91 및 94)의 전압을 출력하며 판독전압에 근거하여 ECL기본회로(42)가 정상적으로 동작가능한가의 여부를 결정하는 것이 가능하다. 제 9 도에 도시된 회로는 NPN트랜지스터(95 및 97)가 ECL기본회로(42)와 스위칭회로(46 및 47)에 공통적으로 사용되기 때문에 제 6a 도에 도시된 것보다 단순하다.
본 발명의 제3의 바람직한 실시예에 따른 반도체 집적회로장치에 대한 설명이 이하에 주어진다. 제 10 도는 본 발명의 제3바람직한 실시예의 개요를 도시한다.
제 10 도에 도시되는 스위칭회로(24)는 트랜지스터(30), 다이오드(39) 및 정전류원(32)을 가진다. 트랜지스터(30)의 콜렉터는 고전압원 공급서(33)에 접속되고 그것의 베이스는 테스트점에 직접 접속되거나 저항기(도시되지 않음)를 경유하여 테스트점에 접속된다. 트랜지스터(30)의 에미터는 해당 판독선(22)에 접속되는 양극을 가지는 다이오드(39)의 음극에 접속되고 정전류원(32)은 트랜지스터(30)의 에미터와 저전압원 공급선(35)사이에 접속된다. 정전류원 트랜지스터(32)의 온 및 오프상태는 해당 선택선(21)을 경유하여 제어된다.
스위칭회로(24)가 온일 때, 트랜지스터(30)는 테스트점(23)의 논리상태에 관계없이 활성상태를 유지한다. 예를들면, 테스트점(23)의 논리상태가 하이레벨 예를들면 VOH(논리적으로 하이레벨)인 경우, 트랜지스터(30)의 에미터전압, 즉, 다이오드(39)의 음극전압은(VOH-VBE)이다. 결과적으로, 다이오드(39)의 양극전압, 즉 판독선(22)의 전압은 VOH와 같게 된다.
다른 한편으로, 테스트점(23)의 논리적 상태가 로우레벨 예를들어, VOL(논리적으로 로우레벨)로 유지될 때 트랜지스터(30)의 에미터 전압, 즉, 다이오드(39)의 음극전압은(VOH-VBE)가 된다. 그래서, 다이오드(39)의 양극전압 즉, 판독선(22)의 전압은 VOL과 같게 된다. 본 발명의 제3실시예에 따라, 테스트점의 하이와 로우레벨 뿐만 아니라 그것의 전압상태를 검출하는 것이 가능하게 된다는 것에 유의하여야 한다.
제 11 도는 제 10 도에 도시된 구성을 더욱 상세히 설명한다. 제 11 도에 도시된 회로는 스위칭회로(46 및 47)의 구성에 제 6a 도에 도시된 회로와는 다르다. 제 11 도에 도시되는 스위칭회로(46)는 NPN트랜지스터(74 및 76), 저항기(77) 및 다이오드(99)를 가진다. 다이오드(99)는 제 6a 도에 도시되는 NPN트랜지스터(75)를 대신하여 치환된다. NPN트랜지스터(74)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 논리신호 출력단자(69)에 접속된다. NPN트랜지스터(74)의 에미터는 다이오드(99)의 음극과 NPN트랜지스터(76)의 콜렉터에 접속된다. 다이오드(99)의 양극은 해당 판독선(50)에 접속된다.
스위칭회로(47)는 2NPN트랜지스터(79 및 81), 저항기(82) 및 다이오드(100)를 가진다. 제 6a 도에 도시되는 NPN트랜지스터(80)는 다이오드(100)에 의하여 치환된다. NPN트랜지스터(79)의 콜렉터는 고전압 공급선(44)에 접속되고, 그것의 베이스는 논리신호 출력단자(73)에 접속된다. NPN트랜지스터(79)의 에미터는 다이오드(100)의 음극과 NPN트랜지스터(81) 콜렉터에 접속된다. 다이오드(100)의 양극은 해당 판독선(51)에 접속된다.
제 11 도에 도시되는 다른 부분은 제 6a 도에 도시되는 것과 동일하다.
동작동안, NPN는 트랜지스터(76)가 온으로 될 때, 식(VSEL-ON-VBE-VEE)/R77에 해당하는 전류가 NPN트랜지스터(76)와 저항기(77)로 구성되는 전류경로를 통하여 흐른다.
논리신호(69)가 하이레벨, 예를들어 VOH일 때, NPN트랜지스터(74)의 에미터 전압 즉, 다이오드(99)의 음극전압은(VOH-VBE)가 된다. 그래서, 다이오드(99)의 양극전압 즉, 판독선(50)의 전압은 VOH와 같도록 되며, 그래서 전압(VOH-VBE)이 데이터 출력단자(91)에서 얻어질 수 있다.
다른 한편으로, 논리신호 출력단자(69)가 로우레벨, 예를들어, VOL일 때, NPN트랜지스터(74)의 에미터 전압, 즉 다이오드(99)의 음극전압은(VOH-VBE)가 된다. 그래서, 다이오드(99)의 양극전압 즉, 판독선(50)의 전압은 VOL과 같아지도록 되며, 전압(VOL-VBE)이 데이터 출력단자(91)에서 얻어질 수 있다.
스위칭회로(47)의 NPN트랜지스터(81)가 온이며, 식(VSEL-ON-VBE-VEE)/R82으로 정의되는 전류가 NPN트랜지스터(81)와 저항기(82)를 가지는 전류경로를 통하여 흐른다.
논리신호 출력단자(73)가 하이레벨, 예를들어 VOH일 때 NPN트랜지스터의 에미터전압, 즉 다이오드(100)의 음극전압은(VOL-VBE)가 된다. 그래서, 다이오드(100)의 양극전압 즉, 판독선(51)의 전압은 VOH가 되어, 전압(VOH-VBE)이 데이터 출력단자(94)에서 얻어질 수 있다. 다른 한편으로, 논리신호 출력단자(73)가 로우레벨 예를들어, VOL에 있을 때, NPN트랜지스터(79)의 에미터전압, 즉 다이오드(100)의 음극전압이(VOL-VBE)가 된다. 그래서, 다이오드(100)의 양극전압, 즉 판독선(51)의 전압이 VOL과 같게 되어 전압(VOL-VBE)이 데이터 출력단자(94)에서 얻어질 수 있다.
따라서, 데이터 출력단자(91 및 94)의 판독전압에 근거하여 ECL기본회로(42)가 정상적으로 동작하는가 여부를 결정하는 것이 가능하다. 각각의 논리신호 출력단자(69 및 73)가 하이 또는 로우레벨에 있는 것을 결정하는 것 뿐만 아니라 그것의 전압상태를 검출하는 것이 가능하다는 것을 유의하여야 한다. 제 11 도에 도시되는 회로는 제 6a 도에 되시되는 것보다 더 단순함을 알 수 있을 것이다.
제 12 도와 관련하여 본 발명의 제4바람직한 실시예에 대한 설명이 이하에 주어진다. 본 발명의 제4실시예는 본 발명의 이전의 제2 및 제3실시예의 결합에 해당한다.
제 12 도와 관련하여, 스위칭회로(24)는 기본회로(20)에 제공되는 제1 및 제2에미터를 가지는 이전의 멀티에미터형 NPN트랜지스터(36), 다이오드(39) 및 정전류원(32)을 가진다. 다이오드(39) 및 정전류원(32)이 기본회로(20)의 외부에 주어진다는 점에 유의한다. 트랜지스터(36)의 콜렉터는 고전압원 공급선(33)에 접속되고 그것의 베이스는 기본회로(20)에서의 테스트점에 접속된다.
다이오드(39)의 양극은 해당 판독선(22)에 접속되고 그것의 음극은 트랜지스터의 제1에미터에 접속된다. 정전류원(32)은 트랜지스터(36)의 제1에미터와 저전압원 공급원(35) 사이에 접속된다. 정전류원(32)의 온 및 오프상태는 해당 선택선(21)을 경유하여 제어된다.
스위칭회로(24)가 온될 때, 트랜지스터(36)의 콜렉터, 베이스 및 제1에미터를 이루는 트랜지스터부가 테스트점(23)의 논리상태에 관계없이 활성상태로 유지된다. 예를들어, 테스트점(23)의 논리상태가 하이, 예를들어 VOH일 때, 트랜지스터(36)의 제1에미터전압, 즉 다이오드(39)의 음극전압(VOH-VBE)가 그래서, 다이오드(39)의 양극전압, 즉 판독선(22)의 전압은 VOH가 된다. 다른 한편으로, 테스트점의 논리상태가 로우, 예를들어 VOL이 될 때, 트랜지스터(36)의 에미터전압, 즉 다이오드(39)의 음극전압은(VOH-VBE)가 된다. 그래서, 다이오드(39)의 양극전압, 즉 판독선(22)의 전압은 VOL이 된다.
제 12 도에 도시되는 회로는 테스트점(23)의 하이 및 로우레벨 뿐만 아니라 그것의 전압자체도 검출할 수 있다는 점에 유의한다.
제 13 도는 제 12 도에 도시된 구성을 더욱 상세하게 설명한다. 제 13 도에 도시된 구성은 ECC기본회로(42)의 에미터 플로워회로(55 및 56)와 스위칭회로(46 및 47)의 구조에서 제 11 도에 도시된 것과는 다르다. 에미터 플로워회로(46 및 47)의 구조에서 제 11 도에 도시된 것과는 다르다. 에미터 플로워회로(55)는 제1 및 제2에미터를 가지는 이전의 멀티에미터형 NPN트랜지스터(95), NPN트랜지스터(67) 및 저항기(68)를 가진다. NPN트랜지스터(95)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 NPN트랜지스터(57)의 콜렉터(테스트점)에 접속된다. NPN트랜지스터(95)의 제2에미터는 논리신호 출력단자(69)와 NPN트랜지스터(76)의 콜렉터에 접속된다. 에미터 플로워회로(55)의 다른 부분들은 제 11 도에 도시된 에미터 플로워회로의 경우와 동일하다.
에미터 플로워회로(56)는 제1 및 제2에미터를 가지는 앞서 언급된 멀티에미터형 NPN트랜지스터(97), NPN트랜지스터(71) 및 저항기(72)를 가진다. NPN트랜지스터(97)의 콜렉터는 고전압원 공급선(44)에 접속되고 그것의 베이스는 NPN트랜지스터(58)의 콜렉터에 접속된다. NPN트랜지스터(97)의 제2에미터는 논리신호 출력단자(73)와 NPN트랜지스터(71)의 콜렉터에 접속되고 에미터 플로워회로(56)의 다른 부분들은 제 11 도에 도시된 부분과 동일하다.
제 13 도에 도시된 스위칭회로(46)는 앞서 언급된 NPN트랜지스터(95), 다이오드(99), NPN트랜지스터(76) 및 다이오드(99)를 가진다. 다이오드(99)의 양극은 판독선에 접속되고, 그것의 음극은 NPN트랜지스터(95)의 제1에미터와 NPN트랜지스터(76)의 콜렉터에 접속된다. 스위칭회로의 다른 부분들은 제 11 도에 도시된 스위칭회로의 부분과 동일하다.
제 13 도에 도시된 스위칭회로(47)는 앞서 언급된 NPN트랜지스터(97), 다이오드(100), NPN트랜지스터(81) 및 저항기(82)를 가진다. 다이오드의 양극은 판독선(51)에 접속되고 그것의 양극은 NPN트랜지스터의 제1에미터와 NPN트랜지스터(81)의 콜렉터에 접속된다. 제 13 도에 도시된 스위칭회로의 다른 부분들은 제 11 도에 도시된 스위칭회로의 부분과 동일하다.
스위칭회로(46)의 NPN트랜지스터(76)가 온될 때, NPN트랜지스터(76)와 저항기(77)로 구성되는 전류경로를 통하여 식(VSEL-ON-VBE-VEE)/R77로 정의되는 전류가 흐른다. NPN트랜지스터(57)의 콜렉터 전압이 하이, 예를들어 VOH일 때, NPN트랜지스터(95)의 제1에미터의 전압, 즉 다이오드(99)의 음극전압(VOH-VBE)가 된다. 그래서, 다이오드(99)의 양극전압, 즉 판독선(50)의 전압이 VOH가되어, 전압(VOH-VBE)이 데이터 출력단자(91)에서 얻어질 수 있다.
다른 한편으로, NPN트랜지스터(57)의 콜렉터 전압이 로우, 예를들어 VOL일 때, NPN트랜지스터(95)의 제1에미터의 전압, 즉 다이오드(99)의 양극전압가 (VOL-VBE)된다. 그래서, 다이오드(99)의 양극전압, 즉 판독선(50)의 전압이 이 되어, 전압이 데이터 출력단자(91)에서 얻어질 수 있다.
스위칭회로(47)의 NPN트랜지스터(81)가 온되고, NPN트랜지스터(81)와 저항기(82)를 포함하는 전류경로를 통하여 식(VSEL-ON-VBE-VEE)/R82로 정의되는 전류가 흐른다. NPN트랜지스터(58)의 콜렉터 전압이 하이, 예를들어 VOH일 때, NPN트랜지스터(97)의 제1에미터의 전압, 즉 다이오드(100)의 음극전압(VOH-VBE)이 된다. 그래서, 다이오드(100)의 양극전압, 즉 판독선(51)의 전압이 VOL가 되어, 전압(VOH-VBE)이 데이터 출력단자(94)에서 얻어질 수 있다. 다른 한편으로, NPN트랜지스터의 콜렉터 전압이 로우, 예를들어 VOL일 때, NPN트랜지스터(97)의 제1에미터의 에미터전압, 즉 다이오드(100)의 음극전압이 (VOL-VBE)가 되어, 전압(VOL-VBE)이 데이터 출력단자(94)에서 얻어질 수 있다.
상기 언급된 장치로서, ECL기본회로가 데이터 출력단자(91 및 94)의 판독전압에 근거하여 정상적으로 동작할 수 있는가의 여부를 결정하는 것이 가능하다. 또한 각각의 NPN트랜지스터(57 및 58)의 콜렉터전압이 하이 또는 로우인지를 결정하며 전압치 자체를 검출하는 것이 가능하다. 제 13 도에 도시된 구성은 제 11 도에 도시된 구성보다 더 단순하다는 것이 보여진다.
본 발명의 제5의 바람직한 실시예에 따른 반도체 집적회로장치에 대한 설명이 이하에 주어진다. 제 14 도는 본 발명의 제5실시예의 개요를 설명한다. 스위칭회로(24)는 적어도 트랜지스터(30)를 가진다.
트랜지스터(30)의 콜렉터는 해당 판독선(22)에 접속되고 그것의 베이스는 저항기(40)를 경유하여 테스트점에 접속된다. 선택적으로, 테스트점(23)에 트랜지스터(30)의 베이스를 직접 접속하는 것도 또한 가능하다. 트랜지스터(30)의 에미터는 저항기(41)를 경유하여 해당 판독선(21)에 접속된다.
선택적으로, 트랜지스터(30)의 에미터를 해당 선택선(21)에 직접 접속하는 것도 또한 가능하다. 스위칭회로(24)가 온되고 테스트점(23)의 논리적 상태가 하이레벨일 때, (큰)전류가 테스트 데이터 출력회로(26)와 판독선(22)을 경유하여 트랜지스터(30)의 콜렉터를 통하여 흐른다. 다른 한편으로, 스위칭회로(24)가 온되고 테스트점(23)의 논리적 상태가 로우레벨일 때, (작은)전류가 테스트 데이터 출력회로(26)와 판독선(22)을 경유하여 트랜지스터(30)의 콜렉터를 통하여 흐른다. 이 경우에, 트랜지스터(30)를 오프시키는 것도 또한 가능하다.
제 15a 도는 제 14 도에 도시된 개념에 근거한 제1구성을 예시한다.
제 15a 도에 도시된 회로는 스위칭회로(46 및 47)와 판독선 전류검출회로(52 및 53)의 구조에서 제 6a 도에 도시된 회로와 다르다. 스위칭회로(46)는 NPN트랜지스터(74) 및 2저항기(101 및 102)를 가진다. NPN트랜지스터(74)의 콜렉터는 해당 판독선에 접속되고 그 베이스는 저항기(101)를 경유하여 논리신호 출력단자에 접속된다. NPN트랜지스터(74)의 에미터는 저항기(102)를 경유하여 선택선(48)에 접속된다.
저항기(101)는 ECL기본회로(42)에 인가되는 로드(예를들어, NPN트랜지스터(74)의 에미터-베이스용량(CEB)과 그것의 콜렉터-베이스용량(CEB)을 줄이는 기능을 한다. 저항기(102)는 NPN트랜지스터(74)를 통하여 흐르는 전류를 결정하는 기능을 한다.
스위칭회로(47)는 NPN트랜지스터(79)와 2저항기(103 및 104)를 가진다. NPN트랜지스터(79)의 콜렉터는 해당 판독선(51)에 접속되고 그것의 베이스는 저항기(103)를 경유하여 논리신호 출력단자(73)에 접속된다. 트랜지스터(79)의 에미터는 저항기(104)를 경유하여 해당 선택선(48)에 접속된다.
저항기(103)는 ECL기본회로(42)에 인가되는 로드(예를들면, NPN트랜지스터(79)의 에미터-베이스용량(CEB)와 콜렉터-베이스용량(CEB)을 줄이는 기능을 가진다. 저항기(104)는 NPN트랜지스터(97)을 통하여 흐르는 전류를 결정하는 기능을 한다.
선택선(48)의 전압(V48)은 선택선(48)이 선택되지 않을 때 V48〉(VOH-VBE)가 되도록 결정되며 이때 VOH와 VBE는 각각 논리신호 출력단자(69 및 73)의 논리적으로 하이 및 로우전압이다.
다른 한편으로, 선택선(48)이 선택될 때, 선택선(48)의 전압(V48)은(VOL-VBE〈V48〈(VOH-VBE)가 되도록 결정된다.
제 15b 도에 도시된 것처럼, 제 14 도에 도시된 선택선 선택회로(25)는 디코더(카운터)(25a)와 다수의 선택선 제어기(25b)를 가진다. 디코더(25a)는 외부장치로부터 선택신호(클록신호)(Sc)를 수신하며 디코딩된 선택신호(Sc1,Sc2…Scn,n은 정수)를 출력한다. 각 선택선 제어기(25b)는 상기에서 기술된 것처럼, 해당 선택선(21(48))을 제어한다.
제 15c 도는 각 선택선 제어기(25b)의 회로도이다. 도시한 바와 같이, 각 선택선 제어기는 NPN트랜지스터(Q1), NPN트랜지스터(Q2) 및 3저항기를 가진다. NPN트랜지스터(Q1)의 제어기는 고전압원 공급회로(44)에 접속되고 그것의 에미터는 직렬로 저항기를 경유하여 저전압원 공급선(45)에 접속된다.
NPN트랜지스터의 베이스는 ECL하이레벨(VIH) 또는 로우레벨(VIL)를 가지는 디코딩된 선택신호 Sc1를 수신한다. 하이레벨V1H을 가지는 디코딩된 선택신호 Sc1가 NPN트랜지스터(Q1)의 베이스에 인가될 때, 해당 선택선(48)이 선택된다. 하이레벨(VIH)에 응하여, NPN트랜지스터(Q1)는 온되어 저항기(R1 및 R2)를 구성하는 저항기 네트워크에 의하여 선(44 및 45)간의 전압차이를 분할함으로써 얻어지는 전압이 PNP트랜지스터(Q2)의 베이스에 인가된다. 더욱 상세하게, VIH가 NPN트랜지스터(Q1)의 베이스에 인가될 때, 선택선(48)의 전압은 다음식 V48=VIH-VBE-R1I1+VBE=VIH-R1I1으로 되며 (처음 VBE)는 NPN트랜지스터(Q1)의 에미터-베이스전압, VBE(두번째 VBE)는 PNP트랜지스터(Q2)의 에미터-베이스전압이고, R1은 저항기(R1)의 저항이고 I1은 저항기(R2)를 통하여 흐르는 전류이고 다음식 I1=(VBE-VIH-VBE)/(R1+R2))으로 정의된다.
다른 한편으로, VIL이 NPN트랜지스터(Q1)의 베이스에 인가하고, 선택선(48)의 전압은(V48)식 V48=VIL-VBE-R1I1+VBE=VIL-R1I1이 되며 (VBE처음 VBE는 NPN트랜지스터(Q1)의 에미터-베이스전압, VBE(두번째 VBE는 PNP트랜지스터(Q2)의 에미터-베이스전압이고 I1은 저항기(R2)를 통하여 흐르며 다음의 식 I1=(VBE-(VIL-VBE)/(R1+R2)으로 정해진다. VIH=-0.8[V], VIL=-1.6[V], R1=2[KΩ], R2=6[KΩ], R3=8[KΩ]이라고 가정하면, NPN트랜지스터(Q1)의 VBE는 0.8[V]이고 PNP트랜지스터(Q2)의 VBE는 0.8[V] 선택선(48)이 선택되지 않을 때 V48=-1.3[V]그리고 선택선(48)이 선택될 때 이다. V48=-1.9[V]제 15a 도로 돌아가, 스위칭회로(46)의 논리신호 출력단자(69)가 하이레벨에 있고, NPN트랜지스터(74)가 활성상태에 있게 된다. 그래서, (VOH-VBE-V48)/R102로 정의되는 전류가 판독선(50)을 통하여 흐르며 R102는 저항기(102)의 저항이다.
결과적으로, 데이터 출력단자(91)의 전압은 [(VOH-VBE-V48)/R102]R90이다. 다른 한편으로, 논리신호 출력단자(69)가 로우레벨일 때 NPN트랜지스터(74)는 오프된다. 그래서, 판독선(50)을 통하여 어떠한 전류도 흐르지 않는다. 즉, 데이터 출력단자(91)의 전압은 0볼트이다.
스위칭회로(47)와 관련된 논리신호 출력단자(73)가 하이레벨에 있을 때 NPN트랜지스터(79)는 활성상태가 된다. 그래서, 식(VOH-VBE-V48)/R104으로 정의되는 전류가 판독선(51)을 R104통하여 흐르며, 는 저항기(104)의 저항이다. 결과적으로, 데이터 출력단자(94)의 전압은 [(VOH-VBE-V48)/R104]R93이 된다.
다른 한편으로, 논리신호 출력단자(73)는 로우에벨에 있게 되고 NPN트랜지스터(79)는 오프된다. 그래서 판독선(51)을 통하여 어떠한 전류도 흐르지 않는다. 즉, 데이터 출력단자(94)의 전압은 0볼트이다. 그래서, 데이터 출력단자(91 및 94)의 판독전압에 근거하여 ECL기본회로(42)가 정상적으로 동작하는가의 여부를 결정하는 것이 가능하다.
제 16 도는 제 14 도에 도시된 구성에 근거한 제2변형예를 예시한다. 제 16 도에 도시된 제2변형예는 스위칭회로(46 및 47)의 구조에서 제 15a 도에 도시된 회로와 다르다. 즉, 제 16 도에 도시된 스위칭회로(46)는 NPN트랜지스터(74) 및 저항기(102)를 가진다. NPN트랜지스터(74)의 베이스는 논리신호 출력단자(69)에 직접적으로 접속된다.
스위칭회로(47)는 NPN트랜지스터(79)와 저항기(104)를 가진다. NPN트랜지스터(79)의 베이스는 논리신호 출력단자(73)에 직접 접속된다.
제 16 도에 도시된 다른 부분은 제 15a 도에 도시된 부분과 동일하다. 제 16 도에 도시된 회로의 동작은 제 15a 도에 도시된 회로의 동작과 동일하다.
제 17 도는 제 14 도에 도시된 구성에 근거한 제3변형예를 예시한다. 제 17 도에 도시된 제3변형예는 스위칭 회로(46 및 47)의 구조에서 제 15a 도에 도시된 회로와 다르다. 제3변형예의 스위칭회로(46)는 NPN트랜지스터(74)와 저항기(101)를 가진다. NPN트랜지스터(74)의 에미터는 선택선(48)에 직접 접속된다.
유사하게, 제3변형예의 스위칭회로(47)은 NPN트랜지스터(79)와 저항기(103)를 가진다. NPN트랜지스터(79)의 에미터는 선택선(48)에 직접 접속된다. 제 17 도에 도시된 다른 부분은 제 15a 도에 도시된 부분과 동일하다. 제 17 도에 도시된 회로의 동작은 제 15a 도에 도시된 회로의 동작과 동일하다.
제 18a 도와 관련하여, 제 14 도에 도시된 개념에 기초하여 본 발명의 제6의 바람직한 실시예에 대한 설명이 지금 주어진다. 제 18a 도에 도시된 제4변형예는 스위칭회로(46 및 47)와 판독선 전류검출회로(52 및 53)의 구조에서 제 15a 도에 도시된 회로와 다르다.
스위칭회로(46)는 PNP트랜지스터(105) 및 2저항기(106 및 107)로 구성된다. PNP트랜지스터(105)의 콜렉터는 판독선(50)에 접속되고 그것의 베이스는 저항기(106)를 경유하여 논리신호 출력단자에 접속된다. PNP트랜지스터(105)의 에미터는 저항기(107)를 경유하여 선택선(48)에 접속된다.
스위칭회로(47)는 PNP트랜지스터(108) 및 2저항기(109 및 110)로 구성된다. PNP트랜지스터(108)의 콜렉터는 판독선(51)에 접속되고 그것의 베이스는 저항기(109)를 경유하여 논리신호 출력단자(73)에 접속된다. PNP트랜지스터(108)의 에미터는 저항기(110)를 경유하여 선택선(48)에 접속된다. 판독선 전류검출회로(52)는 저항기(90)를 가진다.
판독선(50)은 저항기(90)를 경유하여 저전압원 공급선(111)에 접속된다. 유사하게, 판독선 전류검출회로(53)는 저항기(93)를 가진다. 판독선(51)은 저항기(93)를 경유하여 저전압원 공급선(111)에 접속된다. 제 18a 도에 도시된 회로는 판독선(50 및 51)이 접지대신에 VEE에 관하여 판독선(50 및 51)에 관련된 전류검출이 수행되고 그래서 극성이 역전된다는 점을 제외하는 제 15a 도에 도시된 것과 같은 방법으로 동작한다.
각 선택선(48)은 그것이 선택되지 않을 때 V48〈(VOL+VBE)그리고 선택될 때 V48〉(VOL+VBE)가 되도록 제어된다.
상기 언급된 제어는 제 18d 도에 도시된 것처럼, 각 제어기(25b)가 형성되는 제 15b 도에 도시되는 선택선 선택제어(25)에 의하여 수행된다.
각 제어기(25b)는 NPN트랜지스터(Q3, Q4, Q5 및 Q6), PNP트랜지스터(Q7), 저항기(R4, R5, R6 및 R7)과 다이오드(D1)를 가진다. 저항기(R4)와 다이오드(D1)로 구성되는 직렬회로가 고전압원 공급회로(44)와 NPN트랜지스터(Q3)의 콜렉터 사이에 접속된다.
디코딩된 선택신호(Sc1)는 NPN트랜지스터(Q3)의 베이스에 인가된다. NPN트랜지스터(Q4)의 콜렉터는 고전압원 공급선(44)에 직접 접속된다. NPN트랜지스터(Q3 및 Q4)의 에미터는 NPN트랜지스터(Q5)의 콜렉터에 접속된다. NPN트랜지스터(Q5)의 에미터는 저항기(Q5)를 경유하여 저전압원 공급신호(45)에 접속한다. NPN트랜지스터(Q5)와 저항기(R5)가 정전류원을 형성한다.
PNP트랜지스터(Q7)의 베이스는 NPN트랜지스터(Q3)의 콜렉터에 접속되고 PNP트랜지스터(Q7)의 에미터는 고전압원 공급선(44)에 접속된다. PNP트랜지스터(Q7)의 콜렉터는 선택선(48)에 접속되고 NPN트랜지스터(Q4)의 베이스와 저항기(R6)를 경유하여 NPN트랜지스터(Q6)의 콜렉터에 접속된다.
NPN트랜지스터(Q6)의 에미터는 저항기(R7)를 경유하여 저전압원 공급선(45)에 접속된다. NPN트랜지스터(Q6)와 저항기(R7)는 정전류원을 형성한다. 기준전압(VCS)은 NPN트랜지스터(Q5 및 Q6)의 베이스에 인가된다.
NPN트랜지스터(Q4)의 베이스 전위가 NPN트랜지스터(Q3)의 베이스 전위보다 낮게 될 때, NPN트랜지스터(Q4)를 통과하는 전류가 감소하고 NPN트랜지스터(Q3)를 통하여 흐르는 전류는 증가한다. 그래서, 저항기(R4)와 다이오드(D1)를 통하여 흐르는 전류가 증가하여, PNP트랜지스터(Q7)의 베이스-에미터 전압(VBE)은 증가하고 증가된 전류의 양이 PNP트랜지스터(Q7)를 통하여 흐른다. 결과적으로, 선택선(48)은 전위가 증가한다. 선택선(48)의 전위의 증가는 저항기(R6)를 통하는 NPN트랜지스터(Q3)의 베이스 전위를 증가시켜서, NPN트랜지스터(Q3 및 Q4)의 베이스 전위가 균형을 이룬다.
다른 한편으로, NPN트랜지스터(Q4)의 베이스 전위가 NPN트랜지스터(Q3)의 베이스 전위보다 더 높게 될 때, NPN트랜지스터(Q4)를 통하여 흐르는 전류가 증가하고 NPN트랜지스터(Q3)를 통하여 흐르는 전류는 감소한다. 그래서, 저항기(R4)와 다이오드(D1)를 통하여 흐르는 전류가 감소되어 PNP트랜지스터(Q7)의 베이스-에미터 전압 VBE이 감소하게 되고 PNP트랜지스터(Q7)를 통과하는 전류가 감소한다. 결과적으로, 선택선(48)의 전위(V48)가 감소한다. 선택선(48)의 전위의 감소는 저항기(R6)를 통하여 NPN트랜지스터(Q4)의 베이스 전위를 감소시켜, NPN트랜지스터(Q3 및 Q4)의 베이스 전위가 균형을 이룬다.
상기 언급된 방식으로, 제 18 도에 도시된 회로는 NPN트랜지스터(Q3 및 Q4)의 베이스 전위가 항상 균형을 이루도록 동작한다. 그래서, 선택선(48)의 전위(V48)가 저항기(R6)양단에 발달하는 전압 강하에 의하여 NPN트랜지스터(Q4)의 베이스 전위보다 더 높게 세트된다. 선택선(48)은 디코딩된 선택신호(Sc1)의 전위(레벨)에 근거하여 결정된다. 만약 VBE≒-0.8[V] 그리고 R2=R4=2[KΩ]이라면 VOH=-0.8[V], VOL=-1.6[V], VCS=-2.4[V] 및 각각의 NPN트랜지스터(Q5 및 Q6)의 콜렉터 전류가 거의 라고 0.2[mA]가정한다.
그래서, 선택선(48)의 전위(V48)는 NPN트랜지스터(Q3)의 베이스의 전위보다 더 높은 0.4[V]=(2KΩ×0.2mA)이다. 그래서, 디코딩된 선택신호(Sc1)의 레벨이 와 VOH(=-0.8[V])같으며, 전위(V48)는 거의 -0.4[V]이다. 다른 한편으로, 디코딩된 선택신호(Sc1)의 레벨이 VOL(=-1.6[V])과 같으면, 전위(V48)는 거의 -1.2[V]가된다. 선택선(48)을 통하여 흐르는 로드전류가 0과 수 사이에서 변동한다면, 저항기(R4)의 저항치는 0.5와 1[KΩ] 사이가 된다.
제 19 도는 제 18a 도에 도시된 회로의 제1변형예이다. 제 19 도에 도시된 제1변형예는 스위칭회로(46 및 47)의 구조에서 제 18a 도에 도시된 구성과 다르다. 제 19 도에 도시된 스위칭회로(46)는 제 18a 도에 도시된 저항기(106)를 사용하지 않는다. 즉, PNP 트랜지스터(105)의 베이스는 논리신호 출력단자(69)에 직접 접속된다. 제 19 도에 도시된 스위칭회로(47)는 제 18a 도에 도시된 저항기(109)를 사용하지 않는다. 즉, PNP 트랜지스터(108)의 베이스는 논리신호 출력단자(73)에 직접 접속된다. 제 19 도에 도시되는 다른 부분들은 제 18a 도에 도시되는 부분들과 동일하다.
제 20 도는 제 18a 도에 도시된 구성의 제2변형예이다. 제2변형예는 스위칭회로(46 및 47)의 구성에서 제 18a 도에 도시된 구성과는 다른다. 제 20 도에 도시된 스위칭회로(46)는 제 18a 도에 도시된 저항기(107)를 사용하지 않는다. 즉, PNP트랜지스터(105)의 에미터는 선택선(48)에 직접 접속된다.
제 20 도에 스위칭회로(47)는 제 18a 도에 도시된 저항기(110)를 사용하지 않는다. 즉, PNP트랜지스터(108)의 에미터는 선택선(48)에 직접 접속된다. 제 20 도에 도시된 다른 부분들은 제 18a 도에 도시된 것과 동일하다.
본 발명은 특별히 개시된 실시예와 변형예의 한정되는 것이 아니며 본 발명의 범위를 벗어남이 없이 수정이 이루어질 수 있다. 예를들어, 제 6a, 6b, 7 및 제 11 도에 도시된 구성에서, NPN트랜지스터(74)의 베이스를 각각 저항기를 경유하여 논리신호 입력단자(69 및 73)에 접속하는 것이 가능하다.
이 경우에, ECL기본회로(42)의 로드가 감소될 수 있다. 그러나 상기 저항기에 접속된 기생용량은 NPN트랜지스터(74 및 79)의 입력용량보다 더 작아야만 한다.
선택선(21)은 기본회로(20)의 행과 평행하게 되고 판독선(22)은 기본회로(20)의 열과 평행하게 된다. 선택적으로, 선택선(21)은 기본회로(20)의 열과 판독선(22)은 기본회로(20)의 행과 평행하게 될 수 있다. 또한 선택선(21)과 판독선이 서로에 대하여 경사지게 배치하는 것도 가능하다.
인접 선택선(21) 사이의 고정된 거리와 인접 판독선(22) 사이의 고정된 거리를 사용할 필요는 없다. 본 발명은 CML기본회로, NTL기본회로 및 EFL기본회로를 포함한다.

Claims (41)

  1. 에미터 결합 논리회로(57, 58)와 적어도 하나의 테스트점(23)을 가지는 기본회로를 포함하는 다수의 기본회로(20, 42)의 배열; 및 상기 기본회로들중의 적어도 하나로 형성되는 논리회로를 테스트하는 테스트회로를 포함하며 상기의 테스트회로는 제1방향으로 계속되는 다수의 선택선(21, 48); 제2방향으로 계속되는 다수의 판독선(22, 50, 51); 다수의 스위칭회로(24, 46, 47), 상기의 스위칭회로 각각은 상기 테스트점에 접속되는 베이스와 상기 선택선중의 해당하는 하나를 경유하여 제공되는 선택신호(Sc1, Scn)에 응하여 상기 스위칭회로중의 해당하는 하나가 온될 때 상기 테스트점을 상기 판독선중의 해당하는 하나에 접속시키기 위하여 접속가능한 에미터와 콜렉터를 가지는 제1바이폴라트랜지스터(39, 74, 79, 105, 108)를 가지며; 상기 선택선중의 하나를 선택하기 위하여 그리고 상기 다수의 제1바이폴라트랜지스터 중에 상기 선택선중의 상기 선택된 하나에 접속되는 선택된 제1바이폴라트랜지스터를 온시키는 상기 선택신호를 상기 선택선들중의 하나에 출력시키기 위한 선택선 선택수단(28); 및 상기 각각의 선택선에 관련된 소정의 파라미터에서의 변화를 검출하기 위한 그리고 테스트점에 관한 정보를 나타내는 데이터로써 상기 변화를 모니터 출력단자(91, 94)에 출력하기 위한 테스트 데이타 출력수단(26)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서, 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스가 상기 테스트점(23)에 직접 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서, 상기 테스트회로가 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스와 상기 테스트점(23) 사이에 접속되는 저항기를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서, 적어도 하나의 상기 스위칭회로가 제2바이폴라트랜지스터(31, 75, 80)와 정전류원(32)을 포함하며; 상기 제1바이폴라트랜지스터(30, 74, 79)의 콜렉터가 제1D.C.전압(VCC)을 수신하기 위하여 접속가능하며; 상기 제2바이폴라트랜지스터는 상기 판독선중의 상기 해당하는 하나에 접속되는 콜렉터, 기준전압을(VR)을 수신하기 위하여 접속가능한 베이스 및 에미터를 가지며; 상기 정전류원은 상기 제1 및 제2바이폴라트랜지스터의 에미터에 접속되며 제2D.C.전압(VEE)을 수신하기 위하여 접속가능하고; 그리고 상기 정전류원은 상기 선택선들중의 해당하는 하나에 접속되는 제어단자를 가지며 상기 선택신호에 의하여 제어되며 스위칭회로중의 상기 해당하는 하나의 온 및 오프상태에 해당하는 온 및 오프상태를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항에 있어서, 상기 스위칭회로중의 적어도 하나는 제2바이폴라트랜지스터(31, 75, 80) 및 정전류원(32)을 포함하며; 상기 제1바이폴라트랜지스터(30, 74)의 콜렉터는 상기 판독선중의 상기 해당하는 하나에 접속되며; 상기 바이폴라트랜지스터 제1D.C.전압(VCC)을 수신하기 위하여 접속가능한 콜렉터, 기준전압(VR)을 수신하기 위하여 접속가능한 베이스 및 에미터를 가지며; 상기 정전류원은 상기 제1 및 제2바이폴라트랜지스터의 에미터에 접속되며 제2D.C.전압(VEE)을 수신하기 위하여 접속가능하며; 그리고 상기 정전류원은 상기 선택선들중의 해당하는 하나에 접속되는 제어단자를 가지며 상기 선택신호에 의하여 제어되며 스위칭회로중의 상기 해당하는 하나의 온 및 오프상태에 해당하는 온 및 오프상태를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 1 항에 있어서, 상기 스위칭회로중 적어도 하나는 상기 판독선중의 상기 해당하는 하나에 접속되는 양극과 상기 제1바이폴라트랜지스터의 에미터와 정전류원(32)에 접속되는 음극을 가지는 다이오드(99)를 포함하며; 상기 제1바이폴라트랜지스터의 콜렉터는 제1D.C.전압(VCC)를 수신하기 위하여 접속가능하며; 상기 정전류원은 상기 제1 및 제2바이폴라트랜지스터의 에미터에 접속되고 제2D.C.전압(VEE)을 수신하기 위하여 접속가능하며; 그리고 상기 정전류원은 상기 선택선중의 해당하는 하나에 접속되는 제어단자를 가지며 상기 선택신호에 의하여 제어되며 스위칭회로중의 상기 해당하는 하나의 온 및 오프상태에 해당하는 온 및 오프상태를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 1 항에 있어서, 상기 스위칭회로중의 적어도 하나가 제1저항기(40, 101, 106) 및 제2저항기(41, 102, 107)를 포함하며, 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스가 상기 제1저항기를 통하여 상기 테스트점에 접속되고; 상기 제1바이폴라트랜지스터의 에미터는 상기 제2저항기를 통하여 상기 선택선중의 상기 해당하는 하나에 접속되며; 그리고 상기 제1바이폴라트랜지스터의 콜렉터는 상기 판독선들중의 상기 해당하는 하나에 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 7 항에 있어서, 상기 제1바이폴라트랜지스터는 NPN바이폴라트랜지스터(30, 74, 79)이며; 상기 테스트회로는 상기 선택된 각각이 선택될 때 소정레벨(VOH-VBE)보다 더 낮은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택선 각각이 선택되지 않을 때 상기 소정 레벨보다 더 높은 제2전위에서 각각의 상기 선택선을 유지하기 위한 제어수단을 포함하며; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 7 항에 있어서, 상기 제1바이폴라트랜지스터는 PNP바이폴라트랜지스터(105, 108)이며; 상기 테스트회로는 상기 선택선 각각이 선택될 때 소정레벨(VOH+VBE)보다 더 높은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택선 각각이 선택되지 않을 때 상기 소정레벨보다 더 낮은 제2전위에서 각각의 상기 선택선을 유지하기 의한 제어수단을 포함하여; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 8 항에 있어서, 상기 소정레벨이 상기 테스트점에서 얻어지는 논리적으로 하이레벨(VOH)으로부터 상기 제1바이폴라트랜지스터의 베이스-에미터전압(VBE)을 감산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 9 항에 있어서, 상기 소정레벨이 상기 제1바이폴라트랜지스터의 베이스-에미터전압을 상기 테스트점에서 얻어진 논리적 로우레벨(VOL)에 가산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 8 항에 있어서, 상기 제어수단이 개별 선택선들을 위하여 제공된 제어기(25b)를 포함하여, 상기 제어기 각각이 제3, 4 및 제5저항기(R1, R2, R3); 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택신호들중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 직렬로 접속된 상기 제3 및 제4저항기를 경유하여 상기 제2D.C.전압을 수신하기 위하여 접속가능한 에미터를 가지는 제2바이폴라트랜지스터(Q1); 및 상기 제5저항기를 통하여 상기 제1D.C.전압을 수신하기 위하여 접속가능하며 상기 선택선중의 상기 해당하는 하나에 접속되는 에미터, 상기 제3 및 제4저항기 사이의 접속노드에 접속되는 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 콜렉터를 가지는 제3바이폴라트랜지스터(Q2)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 9 항에 있어서, 상기 제어수단이 개별 선택선들을 위하여 제공된 제어기(25b)를 포함하여, 상기 제어기 각각이 제3,4 및 제4저항기(R4, R6); 다이오드(D1); 제1 및 제2전류원(Q5, R5, Q6, R7); 직렬로 접속된 상기 제3저항기와 상기 다이오드를 경유하여 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택신호중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제1전류원에 접속되는 에미터를 가지는 제2바이폴라트랜지스터(Q3), 상기 제1D.C.전압에 접속가능한 콜렉터, 상기 제1전류원에 접속되는 에미터 및 베이스를 가지는 제3바이폴라트랜지스터(Q4); 상기 제2바이폴라트랜지스터의 콜렉터에 접속되는 베이스, 상기 제1D.C.전압을 수신하기 위하여 접속가능한 에미터 및 상기 제4저항기를 통하여 상기 제3바이폴라트랜지스터의 베이스에 접속되며 상기 선택선중의 상기 해당하는 하나에 접속되고 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제2정전류원에 접속되는 콜렉터를 가지는 제4바이폴라트랜지스터(Q7)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 1 항에 있어서, 상기 스위칭회로의 적어도 하나(46, 47)가 제1저항기(102, 104, 107, 110)를 포함하며; 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스는 상기 테스트점에 직접 접속되고; 상기 제1바이폴라트랜지스터의 에미터는 상기 제1저항기를 통하여 상기 선택선중의 상기 해당하는 하나에 접속하고; 그리고 상기 제1바이폴라트랜지스터의 콜렉터는 상기 판독선중의 상기 해당하는 하나에 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 14 항에 있어서, 상기 제1바이폴라트랜지스터는 NPN바이폴라트랜지스터(30, 74, 79)이며; 상기 테스트회로는 상기 선택선 각각이 선택될 때 소정레벨(VOH-VBE)보다 더 낮은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택선 각각이 선택되지 않을 때 상기 소정레벨보다 더 높은 제2전위에서 각각의 상기 선택선을 유지하기 위한 제어수단(25b)을 포함하며; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 14 항에 있어서, 상기 제1바이폴라트랜지스터는 PNP바이폴라트랜지스터(105, 108)이며; 상기 테스트회로는 상기 선택선 각각이 선택될 때 소정레벨((VOH+VBE)보다 더 높은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택선 각각이 선택되지 않을 때 상기 소정레벨보다 더 낮은 제2전위에서 각각의 상기 선택선을 유지하기 위한 제어수단(25b)을 포함하며; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 15 항에 있어서, 상기 소정레벨 전압이 상기 테스트점에서 얻어지는 논리적으로 하이레벨(VOH)으로부터 상기 제1바이폴라트랜지스터의 베이스-에미터전압(VBE)을 감산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 16 항에 있어서, 상기 소정레벨이 상기 제1바이폴라트랜지스터의 베이스-에미터 전압을 상기 테스트점에서 얻어진 논리적 로울레벨(VOV)에 가산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 15 항에 어서, 상기 제어수단이 개별선택선들을 위하여 제공된 제어기(25b)를 포함하여, 상기 제어기 각각이 제3, 4 및 제5저항기(R1, R2, R3); 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택 신호들중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 직렬로 접속된 상기 제3 및 제4저항기를 경유하여 상기 제2D.C.전압을 수신하기 위하여 접속 가능한 에미터를 가지는 제2바이폴라트랜지스터(Q1); 및 상기 제5저항기를 통하여 상기 제1D.C.전압을 수신하기 위하여 접속가능하며 상기 선택선중의 상기 해당하는 하나에 접속되는 에미터, 상기 제3 및 제4저항기 사이의 접속노드에 접속되는 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 콜렉터를 가지는 제3바이폴라트랜지스터(Q2)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 16 항에 있어서, 상기 제어수단이 개별선택선을 위하여 제공되는 제어기(25b)를 포함하며, 상기 제어기 각각이 제2 및 제3저항기(R4, R6); 다이오드(D1); 제1 및 제2전류원(Q5, R5, Q6, R7); 직렬로 접속된 상기 제2저항기와 상기 다이오드를 경유하여 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택신호중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제1전류원에 접속되는 에미터를 가지는 제2바이폴라트랜지스터(Q3); 상기 제1D.C.전압에 접속가능한 콜렉터, 상기 제1전류원에 접속되는 에미터 및 베이스를 가지는 제3바이폴라트랜지스터(Q4); 상기 제2바이폴라트랜지스터의 콜렉터에 접속되는 베이스, 상기 제1D.C.전압을 수신하기 위하여 접속가능한 에미터 및 상기 제3저항기를 통하여 상기 제3바이폴라트랜지스터의 베이스에 접속되며 상기 선택선중의 상기 해당하는 하나에 접속되고 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제2정전류원에 접속되는 콜렉터를 가지는 제2바이폴라트랜지스터(Q7)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 1 항에 있어서, 상기 스위칭회로의 적어도 하나가 제1저항기(101, 103, 106, 109)를 포함하며; 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스는 제1저항기를 통하여 상기 테스트점에 접속되고; 상기 제1바이폴라트랜지스터의 에미터는 상기 선택선중의 상기 해당하는 하나에 접속하고; 그리고 상기 제1바이폴라트랜지스터의 콜렉터는 상기 판독선중의 상기 해당하는 하나에 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 21 항에 있어서, 상기 제1바이폴라트랜지스터는 NPN바이폴라트랜지스터(30, 74, 79)이며; 상기 테스트회로는 상기 선택선 각각이 선택될 때 소정레벨(VOH-VBE)보다 더 낮은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택된 각각이 선택되지 않을 때 상기 소정레벨보다 더 높은 제2전위에서 각각의 상기 선택선을 유지하기 위한 제어수단(25b)을 포함하며; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 21 항에 있어서, 상기 제1바이폴라트랜지스터는 PNP바이폴라트랜지스터(105, 108)이며; 상기 테스트회로는 상기 선택선 각각이 선택될 때 소정레벨(VOH-VBE)보다 더 높은 제1전위에서 각각의 상기 선택선을 유지하기 위한 그리고 상기 선택된 각각이 선택되지 않을 때 상기 소정레벨보다 더 낮은 제2전위에서 각각의 상기 선택선을 유지하기 위한 제어수단(25b)을 포함하며; 그리고 상기 제1전위가 상기 선택신호에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제 22 항에 있어서, 상기 소정레벨이 상기 테스트점에서 얻어지는 논리적으로 하이레벨(VOH으로부터 상기 제1바이폴라트랜지스터의 베이스-에미터전압(VBE)을 감산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 23 항에 있어서, 상기 소정레벨이 상기 제1바이폴라트랜지스터의 베이스-에미터전압을 상기 테스트점에서 얻어진 논리적 로우레벨(VOL)에 가산하여 얻어지는 전압에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 22 항에 있어서, 상기 제어수단이 개별선택선을 위하여 제공된 제어기(25b)를 포함하여, 상기 제어기 각각이 제2, 3 및 제4저항기(R1, R2, R3); 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택신호들중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 직렬로 접속된 상기 제2 및 제3저항기를 경유하여 상기 제2D.C.전압을 수신하기 위하여 접속가능한 에미터를 가지는 제2바이폴라트랜지스터(Q1); 및 상기 제4저항기를 통하여 상기 제1D.C.전압을 수신하기 위하여 접속가능하며 상기 선택선중의 상기 해당하는 하나에 접속되는 에미터, 상기 제2 및 제3저항기 사이의 접속노드에 접속되는 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 콜렉터를 가지는 제3바이폴라트랜지스터(Q2)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제 23 항에 있어서, 상기 제어수단이 개별선택선을 위하여 제공된 제어기(25b)를 포함하며, 상기 제어기 각각이 제2 및 제3저항기(R4, R6); 다이오드 제1 및 제2전류원(Q5, R5, Q6, R7); 직렬로 접속된 상기 제2저항기와 상기 다이오드를 경유하여 상기 제1D.C.전압을 수신하기 위하여 접속가능한 콜렉터, 상기 선택신호중의 해당하는 하나를 표시하는 신호(Sc1, Scn)를 수신하기 위하여 접속가능한 베이스 및 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제1전류원에 접속되는 에미터를 가지는 제2바이폴라트랜지스터(Q3); 상기 제1D.C.전압에 접속가능한 콜렉터, 상기 제1전류원에 접속되는 에미터 및 베이스를 가지는 제3바이폴라트랜지스터(Q4); 상기 제2바이폴라트랜지스터의 콜렉터에 접속되는 베이스, 상기 제1D.C.전압을 수신하기 위하여 접속가능한 에미터 및 상기 제3저항기를 통하여 상기 제3바이폴라트랜지스터의 베이스에 접속되며 상기 선택선중의 상기 해당하는 하나에 접속되고 상기 제2D.C.전압을 수신하기 위하여 접속가능한 상기 제2정전류원에 접속되는 콜렉터를 가지는 제2바이폴라트랜지스터(Q7)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제 1 항에 있어서, 상기 소정의 전위에서의 상기 변화가 각각의 상기 판독선(22, 50, 51)의 전압에서의 변화인 것을 특징으로 하는 반도체 집적회로장치.
  29. 제 1 항에 있어서, 상기 소정의 전위에서의 상기 변화가 각각의 상기 판독선(22, 50, 51)을 통하여 흐르는 전류에서의 변화인 것을 특징으로 하는 반도체 집적회로장치.
  30. 제 1 항에 있어서, 상기 테스트점(23)이 상기 에미터 결합 논리회로의 출력단자에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제 1 항에 있어서, 상기 테스트 데이터 출력수단(26)이 각각의 상기 판독선을 위하여 제2바이폴라트랜지스터(89, 92)와 저항기(90, 93)를 포함하고; 상기 제2바이폴라트랜지스터는 판독선들중의 해당하는 하나에 접속되는 베이스, 소정의 D.C.전압을 수신하기 위하여 접속가능한 콜렉터 및 상기 모니터 출력단자(91, 94)에 해당하는 에미터를 가지며; 그리고 상기 저항기가 상기 제2바이폴라트랜지스터의 베이스에 접속되는 제1단과 상기 소정의 D.C.전압을 수신하기 위하여 접속가능한 제2단을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제 1 항에 있어서, 상기 테스트 데이터 출력수단(26)이 상기 판독선중의 상기 해당하는 하나에 접속되는 제1단과 소정의 D.C.전압(VCC)을 수신하기 위하여 접속가능한 제2단을 가지는 저항기(90, 93)를 포함하며; 그리고 상기 모니터 출력단자(91, 94)가 상기 저항기의 상기 제1단에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  33. 제 1 항에 있어서, 상기 다수의 기본회로(20, 42)가 상기 스위칭회로중의 2개를 경유하여 상기 판독선중의 2개에 접속되는 기본회로를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제 1 항에 있어서, 상기 에미터 결합 논리회로와 상기 스위칭회로중의 하나 사이에 제공되는 에미터 플로워회로(66, 70)를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  35. 에미터 결합 논리회로(57, 58)와 적어도 하나의 테스트점(23)을 가지는 기본회로를 포함하는 다수의 기본회로(20, 42)의 배열; 및 상기 기본회로들중의 적어도 하나로 형성되는 논리회로를 테스트하는 테스트 회로를 포함하며 상기의 테스트회로는 제1방향으로 계속되는 다수의 선택선(21, 48); 제2방향으로 계속되는 다수의 판독선(22, 50, 51); 다수의 스위칭회로(24, 46, 47), 상기의 스위칭회로 각각은 상기 테스트점에 접속되는 베이스와 상기 선택선중의 해당하는 하나를 경유하여 제공되는 선택신호에 응하여 상기 스위칭회로중의 해당하는 하나가 온될 때 상기 테스트점을 상기 판독선중의 해당하는 하나에 접속시키기 위하여 접속가능한 제1에미터와 콜렉터를 가지고 상기 에미터 결합논리회로의 출력단자로서 기능을 하는 제2에미터를 가지는 제1멀티 에미터 바이폴라트랜지스터(36, 95, 97)를 가지며; 상기 선택선중의 하나를 선택하기 위하여 그리고 상기 다수의 제1멀티에미터 바이폴라트랜지스터중에 상기 선택선중의 상기 선택된 하나에 접속되는 선택된 제1멀티에미터 바이폴라트랜지스터를 온시키는 상기 선택신호를 상기 선택선들중의 하나에 출력시키기 위한 선택선 선택수단(25); 및 상기 각각의 선택선에 관련된 소정의 파라미터에서의 변화를 검출하기 위한 그리고 상기 테스트점에 관한 정보를 나타내는 데이터로써 상기 변화를 모니터 출력단자에 출력하기 위한 테스트 데이터 출력수단(26)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제 35 항에 있어서, 적어도 하나의 상기 스위칭회로가 제2바이폴라트랜지스터(75)와 정전류원(32, 76, 77)을 포함하며; 상기 제1멀티에미터 바이폴라트랜지스터(36, 95, 97)의 콜렉터가 제1D.C.전압(VCC)을 수신하기 위하여 접속가능하며 상기 제2바이폴라트랜지스터는 상기 판독선(22, 50, 51)중의 상기 해당하는 하나에 접속되는 콜렉터, 기준전압(VR)을 수신하기 위하여 접속가능한 베이스 및 에미터(VEE)를 가지며; 상기 정전류원은 상기 제1 및 제2바이폴라트랜지스터의 에미터에 접속되며 제2D.C.전압을 수신하기 위하여 접속가능하고; 그리고 상기 정전류원은 상기 선택선들중의 해당하는 하나에 접속되는 제어단자를 가지며 상기 선택신호에 의하여 제어되는 스위칭회로중의 상기 해당하는 하나의 온 및 오프상태에 해당하는 온 및 오프상태를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  37. 제 35 항에 잇어서, 상기 스위칭회로중의 하나가 판독선(22, 50, 51)중의 해당하는 하나에 접속되는 양극 및 제1D.C.전압(VCC)을 수신하기 위하여 접속가능한 콜렉터를 가지는 상기 제1멀티에미터 바이폴라트랜지스터의 상기 제1에미터에 접속되는 음극을 가지는 다이오드(39, 99, 100); 및 상기 제1멀티에미터 바이폴라트랜지스터의 제1에미터에 접속되며 제2D.C.전압(VEE)을 수신하기 위하여 접속가능한 정전류원(32, 76, 77, 81, 82)을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  38. 에미터 결합 논리회로(57, 58)와 제1 및 제2테스트점(23)을 가지는 기본회로를 포함하는 다수의 기본회로(20, 42)의 배열; 상기 기본회로들중의 적어도 하나로 형성되는 논리회로를 테스트하는 테스트회로를 포함하며 상기의 테스트회로는 제1방향으로 계속되는 다수의 선택선(21, 48); 제2방향으로 계속되는 다수의 판독선(22, 50, 51); 다수의 스위칭회로(24, 46, 47), 상기 스위칭회로 각각은 상기 제1 및 제2테스트점의 해당하는 하나를 접속되는 베이스, 상기 스위칭회로중의 해당하는 하나가 상기 선택선중의 해당하는 하나를 경유하여 제공되는 선택신호(Sc1,Scn)에 응하여 온으로 될 때 상기 제1 및 제2테스트점중의 상기 해당하는 하나를 상기 판독선중의 해당하는 하나에 접속가능한 에미터 및 콜렉터를 가지는 제1바이폴라트랜지스터를 가지며 상기 기본회로의 각각은 상기 제1 및 제2테스트점 뿐만 아니라 상기 스위칭회로중의 2개를 경유하여 상기 판독선중의 2개에 개별적으로 접속되며; 상기 선택선중의 하나를 선택하기 위하여 그리고 상기 다수의 제1바이폴라트랜지스터중에 상기 선택선중의 상기 선택된 하나에 접속되는 선택된 제1바이폴라트랜지스터를 온시키는 상기 선택신호를 상기 선택선들중의 하나에 출력시키기 위한 선택선 선택수단(25); 및 상기 판독선의 각각에 관련된 소정의 파라미터에서의 변화를 검출하기 위한 그리고 상기 제1 및 제2테스트점중의 하나에 해당하는 것에 관한 정보를 표시하는 테스트 데이터로서, 상기 변화를 모니터 출력단자에 출력하기 위한 테스트 데이터 출력수단(26)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제 38 항에 있어서, 상기 에미터 결합 논리회로(57, 58)가 제1 및 제2입력단자(63, 64)와 제1 및 제2바이폴라트랜지스터(69, 73)를 가지며; 그리고 상기 에미터 결합 논리회로의 상기 제1 및 제2출력단자는 상기 제1 및 제2테스트점(23), 각각에 해당하는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제 38 항에 있어서, 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스가 상기 제1 및 제2테스트점중의 상기 해당하는 하나에 직접 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  41. 제 38 항에 있어서, 상기 테스트회로가 상기 제1바이폴라트랜지스터(30, 74, 79, 105, 108)의 베이스와 상기 제1 및 제2테스트점의 상기 해당하는 하나 사이에 접속되는 저항기를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
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