KR0135712B1 - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치

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KR0135712B1
KR0135712B1 KR1019940008059A KR19940008059A KR0135712B1 KR 0135712 B1 KR0135712 B1 KR 0135712B1 KR 1019940008059 A KR1019940008059 A KR 1019940008059A KR 19940008059 A KR19940008059 A KR 19940008059A KR 0135712 B1 KR0135712 B1 KR 0135712B1
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야스로 마쯔자키
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 집적 회로 장치는 내부 회로(1,3,4,6-8,12,14) 및 시험 모드 선택 회로(38)를 구비한다. 이 선택 회로는 제1부하 자치(36,40)와, 상기 제1부하 장치를 통해 신호를 수선하는 제1단지와 제1전암을 수선하는 제어단자 및 제2단자를 갖는 트랜지스터(35,39) 및, 상기 트랜지스터의 제2단자와 기준 전압 노드 사이에 제공된 제2부하 장치(37,42)를 구비한다. 시험 모드 선택 회로(STEST)는 정상 동작 모드에서 제1부하 장치에 인가된 신호의 전압보다 높은 제2전압이 제1부하 장치에 인가될때 트랜지스터의 제2단자를 통해 출력된다. 이 시험 모드 선택 회로는 소저의 내부 회로가 정상 동작 모드에서 시험 모드 상태로 스위칭되도록 상기 내부 회로중 소정의 내부 회로(4,7)에 인가된다.

Description

반도체 집적 회로 장치
제1도는 본 발명과 관련한 SRAM 장치를 나타낸 블록도.
제2도는 제1도에 도시된 시험 모드 선택 회로를 나타낸 회로도.
제3도는 제2도에 도시된 시험 모드 선택 회로의 입력/출력 특성을 나타낸 그래프.
제4도는 본 발명의 원리를 나타낸 블록도.
제5도는 제4도에 도시된 시험 모드 선택 회로의 입력/출력 회로를 나타낸 그래프.
제6도는 본 발명의 실시예에 따른 SRAM 장치를 나타낸 블록도.
제7도는 제6도에 도시된 시험 모드 선택 회로를 형성하는 트랜지스터의 구조를 나타낸 종단면도.
제8도는 제6도에 도시된 시험 모드 선택 회로의 입력/출력 특성을 나타낸 그래프.
제9도는 제6도에 도시된 시험 모드 선택 회로를 형성하는 트랜지스터의 또 다른 구조를 나타낸 종단면도.
* 도면의 주요부분에 대한 부호의 설명
1,3,4,6-8,9,12,14 : 내부 회로 35,39 : 트랜지스터
36,40 : 제1부하 장치 37,42 : 제2부하 장치
38 : 시험 모드 선택 회로
본 발명은 통상 본 발명 집적 회로 장치에 관한 것으로, 특히 소정의 외부 접속 단자에 인가된 전압을 검출하고, 정상 동작으로 상기 단자에 인가된 정상 전압보다 높고 내부 회로를 시험 모드에 세팅하는 시험 모드 선택 회로가 장착된 반도체 집적 회로 장치에 관한 것이다.
SRAM(정직 랜덤 액세스 메모리)장치는, 상기와 같은 내장 시험 모드 선택 회로를 갖는 것으로 공지되어 있다. 종래의 내장 시험 모드 선택 회로는 다수의 MOS 테이프를 구비한다. 시험 모드 선택 회로의 동작은 MOS 트랜지스터의 특성, 특히 한계 전압에 크게 좌우된다. 만약, SRAM 장치 사이에 한게 전압차가 존재할 경우 각각의 시험 모드 선택 회로는 상이한 방식으로 동작한다. 만약, MOS 트랜지스터의 한계 전압이 의도된 한계 전압에서 유도될 경우 이들 MOS 트랜지스터에 의해 형성된 선택 회로는 오동작하게 된다. 소정 단자에 인가된 정상 전압보다 높은 전압은 시험 모드 회로로 하여금 내부 회로를 시험 모드에 세팅시키지 못하도록 한다.
본 발명의 목적은 상기 단점을 제거한 시험 모드 선택 회로를 갖는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 또다른 목적은 선택 회로를 형성하는 트랜지스터의 특성상의 차이가 있을 경우라도, 모드 스위칭 동작을 수행할 수 있는 시험 모드 선택 회로를 갖는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 상기 목적은 내부 회로; 및 제1부하 장치와, 상기 제1부하 장치를 통해 신호들 수신하는 제1단자와 제2단자 및 제1전압을 수신하는 제어 단자를 갖는 트랜지스터와 상기 트랜지스터의 상기 제2단자와 기준 전압 모드 사이에 제공된 제2부하 장치와, 정상 동작 모드에서 제1부하 장치에 인가된 신호 전압 보다 높은 제2전압이 제1부하 장치에 인가될 때 상기 트랜지스터의 제2단자를 통해 출력되고, 소정의 내부 회로가 정상 동작모드에서 시험 모드 상태로 전환되도록 내부 회로중 소정의 내부 회로에 인가되는 시험 모듸 선택 회로를 구비한 시험 모드 상태로 전환되도록 내부 회로중 소정의 내부 회로에 인가되는 시험 모드 선택 회로를 구비한 시험 모드 선택 회로를 포함하는 반도체 집적 회로 장치에 의해 달성된다.
본 발명의 상기한 목적은 또한 워드 라인 및 라인에 접속된 메모리 셀을 갖는 메모리 셀 어레이와, 상기 워드 라인 및 비트 라인을 구동하기 위한 구동 회로와, 워드 라인 및 비트 라인을 구동하는데 필요한 구동 회로 신호를 송신하기 위한 어드레스 회로 및, 제1부하 장치와, 상기 제1부하 장치를 통해 신호를 수신하는 제1단자와 제1전압을 수신하는 제2단자 및 제어단자를 갖는 트랜지스터와, 상기 트랜지스터의 제2단자와 기준 전압 모드 사이에 제공되는 제2부하 장치와, 구동 회로가 정상 동작 모드에서 시험 모드 상태로 전환되도록 정상 동작 모드에서 제1부하 장치에 인가되는 신호 전압보다 높은 제2전압이 제1부하 장치에 인가될 때 트랜지스터의 제2단자를 통해 출력되는 시험 모드 선택 회로를 구비한 시험 모드 선택 회로를 포함하는 반도체 집적 회로 장치에 의해 달성된다.
제1도는 내장 시험 모드 선택 회로를 갖는 SRAM 장치를 도시한 것이다.
제1도에 도시된 SRAM 장치는 로우 및 컬럼으로 배열된 메모리 셀을 갖는 메모리 셀 어레이(1), 및 X 어드레스 신호(로우 어드레스 신호) X0∼Xn이 인가되는 X 어드레스 신호 입력 단자 20∼2n(n은 정수)를 구비한다. 정상 동작에 있어서, 각각의 X 어드레스 신호 X0∼Xn은 0∼0.8[V]의 로우(L) 레벨과 2.0∼5.5[V]의 하이(H)레벨을 갖는다. 시험 모드가 선택되면, X 어드레스 신호 X0의 레벨보다 높거나 동일한 고전압 VHH예컨대 7[V]가 X 어드레스 신호 입력 단자 20에 인가된다.
SRAM 장치는 X 어드레스 신호 X0∼Xn을 임시 저장하는 X 어드레스 버퍼(3) 및 상기 X 어드레스 버퍼(3)에 저장된 X 어드레스 신호 X0∼Xn을 디코딩하고 어드레스 신호에 기초하여 구동하는 워드 라인을 수행시키는 워드 구동기(4)를 구비한다. SRAM 장치는 컬럼 어드레스 신호 입력 단자 50∼5m(m은 정수), Y 어드레스 버퍼(6) 및 컬럼 스위치 회로(7)를 구비한다. Y 어드레스 신호(컬럼 어드레스 신호) Y0-Ym은 각각 컬럼 어드레스 신호 입력 단자 50∼5m에 인가된다. Y 어드레스 버퍼(6)는 Y 어드레스 신호 Y0-Ym를 임시저장한다. 컬럼 스위치 회로(7)는 Y 어드레스 버퍼(6)에 저장된 Y 어드레스 신호 Y0-Ym를 디코딩하고 디코딩된 어드레스 신호에 기초한 컬럼 선택을 수행한다.
SRAM 장치는 센스 증폭기/기입 구동(8), 출력 버퍼(9) 및 데이타 출력 단자(10)를 구비한다. 센스 증폭기/기입 구동기(8)는 메모리 셀 어레이(1)로 부터 판독된 데이타를 증폭하는 센스 증폭기부와 데이타가 메모리 셀 어레이(1) 속에 기입될 때 사용되는 기입 구동기부를 구비한다. 출력 버퍼(9)는 출력 데이타 Dour을 래치하고 이 출력 데이타 출력 단자(10)를 통해 SRAM 장치의 외부로 출력시킨다.
SRAM 장치는 기입 인에이블 신호 단자(11), 기입 인에이블(WE), 버퍼(12), 칩 선택 신호 입력 단자(13) 및 칩 선택(CS) 버퍼(14)를 구비한다. 기입 인에이블 신호/WE(기호 /은 능동 로우 신호를 나타내며 제1도에 도시된 WE 상단에 표시된 바아에 대응함)는 기입 인에이블 신호 입력 단자(11)에 인가된다. WE 버퍼(12)는 기입 인에이블 신호/WE를 임시 저장한다. 칩 선택 신호/CS는 칩 선택 신호 입력 단자(13)에 인가된다. CS 버퍼(14)는 칩 선택 신호/CS를 임시저장한다.
제1도에 도시된 바와 같이, 시험 모드 선택 회로(15)가 제공된다. 시험 모드가 선택될 때 시험 모드 선택회로(15)는 X 어드레스 신호 입력 단자 20에 인가된 고전압 VHH, 예컨대 7[V]를 검출하고 워드 구동기(4) 및 컬럼 스위치 회로(7)를 시험 모드에 세팅한다. VTEST는 시험 모드 선택 회로(15)의 출력 신호를 나타낸다. 출력 신호VTEST가 로우(L)레벨 수의칭될때 워드 구동기(4)는 모든 워드 라인을 구동시키고, 컬럼 스위치 회로(7)는 모든 컬럼을 선택한다. 이 상태에서 시험이 수행된다.
제2도는 MOS(산화금속 반도체) 트랜지스터(이하는 nMOS 트랜지스터라 한다)(15-21), 저항기(22,23), 5[V]의 전원 전압 Vcc이 인가되는 전원 라인 Vcc와 같은 n-채널 전기량 효과 트랜지스터로 구성되는 시험 모드 선택 회로(15)의 회로도이다.
제3도는 시험 모드 선택 회로(15)의 입력/출력 특성을 나타낸 그래프이다. 제3도에서, VIN은 X 어드레스 신호 입력 단자 20에 인가된 전압을 나타내며, V25는 제2도에 도시된 노드(25)의 전압을 나타낸다. 이점쇄선(26)은 nMOS 트랜지스터(16-21)의 한계 전압 VTH-N이 1.0[V]과 동일하게 되는 조건하에서 전압 VIN의 변화에 대한 선택 회로(15)의 출력 전압 VTEST의 변화량을 나타낸다.
점선(28)는 nMOS 트랜지스터(16-21)의 한계 전압 VTH-N이 +0.2[V] 만큼 편향되고 1.2[V]와 동일하게 되는 조건하에서의 전압 VIN변화량을 나타낸다.
점선(29)는 nMOS 트랜지스터(16-21)의 한계 전압이 +0.2[V] 만큼 편향되고 1.2[V]와 동일하게 되는 조건하에서의 전압 VIN변화에 대한 선택 회로(15)의 출력 전압 VTEST의 변화량을 나타낸다.
점선(30)는 nMOS 트랜지스터(16-21)의 한계 전압 VTH-N이 -0.2[V] 만큼 편향되고 0.8[V]와 동일하게 되는 조건하에서의 전압 VIN변화량을 나타낸다.
점선(31)는 nMOS 트랜지스터(16-21)의 한계 전압이 -0.2[V] 만큼 편향되고 0.8[V]와 동일하게 되는 조건하에서의 전압 VTH-N변화에 대한 선택 회로(15)의 출력 전압 VTEST의 변화량을 나타낸다.
시험 모드 선택 회로(15)에 있어서, 한계 전압 VTH-N이 편향이 없고 VTH-N=1.0[V]이고 VIN6×VTH-N=×6×1.0=6.0[V]일때 nMOS 트랜지스터(16-21)는 OFF 상태가 되어 V25=0[V], VTEST=5[V]이 된다.
VIN6×VTH-N=×6×1.0=6.0[V]일때 nMOS 트랜지스터(16-21)은 ON 상태가 되어, 전압 VIN이 상승함에 따라 전압 V25가 상승하고, nMOS 트랜지스터(21) 및 저항기(23)로 구성된 변환기의 특성으로 인해 전압 VIN이 높아짐에 따라 출력 전압 VTEST는 낮아진다.
시험 모드 선택 회로(15)의 한계 전압이 VTH-TEST로 표시될 때 이 한계 전압 VTH-TEST는 VTH-N이 1.0[V]과 동일할 때 6.6[V]과 거의 동일해진다. VIN이 0∼55[V]일 때, 즉 X 어드레스 신호 X0가 X 어드레스 신호 입력 단자 20에 인가될 때 출력 전압 VTEST는 하이(H) 레벨로 스위칭 되고 따라서 정상 동작 모드가 선택된다.
전압 VIN이 7.0[V]과 동일할 때, 즉 모드 선택을 위한 고전압 VHH이 X 어드레스 신호 입력 단자 20에 인가될 때 출력 전압 VTEST은 로우(L) 레벨로 스위칭 되고 따라서 시험 모드가 선택된다.
그러나, 제조 공정시 도입되는 이유로 인해 nMOS 트랜지스터(16-21)의 한계 전압이 의도된 한계 전압으로 부터 유도될 가능성이 있다. 이 경우 출력 전압 VTEST이 스위치되는 전압 VIN값 즉, 시험 모드 선택 회로(15)의 한계 전압 VTH-TEST는 nMOS 트랜지스터(16-21)의 한계 전압의 편향으로 인해 크게 변화될 수 있다. 이렇게 됨으로써 시험 모드 선택 회로(15)가 오동작한다.
만약, 한계 전압 VTH-N에서 +0.2[V]의 편향이 발생하는 경우, 그에 따른 한계 전압 VTH-TEST의 편향은 +1.2[V](=+0.2×6)이 되고 결국, 한계 전압 VTH-TEST은 7.8[V](=6.6+1.2)과 동일해 진다. 결과적으로, 이 경우에 있어서, 전압 VIN이 7[V]로 세팅되어 시험 모드로 스위칭된다 하더라도 출력 전압 VTEST은 로우(L) 레벨로 스위칭 되지 않게 되어 시험 모드가 선택될 수 없다. 이 경우, 제1도에 도식된 로우 어드레스 버퍼(3)를 형성되는 트랜지스터가 손상을 받을 수도 있다.
표준에 의한 2.0∼5.5[V] 범위에 속하도록 하기 위해서는 어드레스 신호의 하이 레벨이 요구되기 때문에 2.0∼5.5[V]의 하이 레벨을 갖는 X 어드레스 신호 X0가 입력되도록 회로를 설계할 필요가 있다.
전술한 바와 같이, 제1도 및 제2도에 도시된 구조에 있어서, 시험 모드 선택 회로(15)의 한계 전압 VTH-TEST는 nMOS 트랜지스터(16-21)의 한계 전압 VTH-N에 크게 좌우되고 시험 모드는 한계 전압 VTH-N이 의도된 한계 전압으로부터 유도될 경우에는 고신뢰도로 선택될 수 있다.
제4도는 본 발명의 원리를 도시한 것이다. 반도체 집적 회로 장치(32)는 시험 모드 선택 회로(34) 및 외부 접속 단자(33)를 구비한다. 이전 신호 SA는 장치(32)의 정상 동작 모드의 단자(33)에 인가되고 이진 신호 SA의 레벨보다 높은 소정의 고전압 VB은 시험 모드에서 단자(33)에 인가된다. 이진 신호(SA)는 장치(32)가 반도체 집적 회로 장치인 경우 어드레스 신호가 된다.
시험 모드 선택 회로(34)는 PNP 트랜지스터(35) 및 부하 장치(36,37)를 구비한다. PNP 트랜지스터(35)를 동작시키는데 필요한 전압 VR은 PNP 트랜지스터(35)의 베이스에 인가된다. 이전 신호 SA가 보다 높은 소정의 고전압이 외부 전속 단자(33)에 인가될 때, 시험 모드 선택 회로(34)는 PNP 트랜지스터(35)의 컬랙터를 통해 시험 모드 선택 신호 STEST를 출력시킨다.
제5도는 시험 모드 선택 회로(34)의 입력/출력 특성을 나타낸 그래프이다.
환언하면, 제5도는 외부 접속 단자(33)에 인가된 전압 VIN의 변화에 대한 시험 모드 선택 회로(34)의 출력 신호 TEST(PNP 트랜지스터(35)의 컬렉터 전압)의 변화량을 나타낸다. 시험 모드 회로(34)에서 단자(33)에 인가된 전압 VIN이 상승할때 상승한다. 출력 전압 VTEST이 VR+0.8[V]과 동일해질 때 PNP 트랜지스터(35)는 포화되고 출력 전압 VTEST은 일정해지며 전압 VIN상승과 무관해진다. 따라서, 출력 전압 VTEST이 0[V]∼VR+0.8[V]의 범위에 있고 이전 신호 SA가 하이 레벨에 있을 때 전압 VTEST이 시험 모드 선택 회로 STEST로서 사용될 때 얻어진 전압 VTEST의 값보다 높은 소정 전압 VC와 동일한 경우에, VTEST=VC일 때 얻어진 전압 VIN의 값은 시험 모드 선택 회로(34)의 한계 전압 VTH-TEST이 될 수 있다.
상기 방식으로 시험 모드 선택 회로(34)의 한계 전압 VTH-TEST은 VINVTH-TEST일때는 정상 동작 모드가 선택되고 VINVTH-TEST일때는 시험 모드가 선택되도록 결정된다.
VIN≥VR+0.8[V]이고 VTEST≤VR+0.8[V]인 경우, 부하 장치(36,37)의 저항값이 각각 R36및 R37로 표시되고 IE(PNP 트랜지스터(35)의 에미터 전류)가 거의 IC(PNP 트랜지스터(35)의 에미터 전류)와 동일할때 다음과 같은 방정식이 얻어진다.
(VIN-VR-0.8)/R36=VTEST/R37
VTEST=(VIN-VR-0.8)×R37/R36
따라서, VTH-TEST=R36/R37VC+VR+0.8이고, 한계 VTH-TEST는 저항비 R36/R37, PNP 트랜지스터(35)의 베이스-에미터 전압 VBE및 소정 전압 VR에 의해 결정된다. 동일 재료로 부하장치(36,37)를 형성하므로써 저항비 R36/R37의 일정한 값을 얻는 것이 가능하다. 시험 모드에서 소정 전압 VR이 일정한 겁ㅅ은 LSI 테스터에 의해 제공될 수 있다. PNP 트랜지스터(35)의 베이스-에미터 전압은 p-n 접합에 의해 결정되기 때문에 임의의 편향을 갖지 않는다.
따라서, 본 발명에 따르면, 상이한 반도체 집적 회로 장치의 시험 모드 선택 회로(34)의 한계 전압 VTH-TEST은 비록 nMOS 트랜지스터가 상이한 한계 전압을 갖지 않더라도 임의의 편향을 갖지 않는다.
제6도는 본 발명의 실시예에 따른 시험 모드 선택 회로(38)를 갖는 SRAM 장치의 구조를 도시한 것이다. 제6도에 도시된 SRAM 장치는 회로(15)의 구성과 상이한 회로 구성을 갖는 시험 모드 선택 회로(38)가 제1도에 도시된 시험 모드 선택 회로(15)를 대신하여 대체되었다는 점에서 제1도에 도시된 SRAM 장치와는 상이하다. 제6도에 도시된 SRAM 장치의 다른 부분들은 제1도에 도시된 SRAM 장치의 그것들과 동일하다.
시험 모드 선택 회로(38)는 PNP 트랜지스터(39), 폴리실리콘으로 구성된 저항기(40,41) 및 CMOS 변환기로 형성된 변환기(42)를 구비한다. 예컨대 5[V]의 전원 전압 Vcc가 PNP 트랜지스터(39)의 베이스에 인가된다. 이 회로는 PNP 트랜지스터(39)의 공통 에미터 스태틱 순방향 전류 트랜스퍼 비 hFE가 10이 될 때 IE가 IC와 거의 동일하게 되도록 구성된다. 저항기(40)의 저항 R40은 1KΩ이며 저항기(41)의 저항 R41은 5KΩ이다.
PNP 트랜지스터(39)는 예컨대, PMOS 트랜지스터를 이용한 래터럴 형성의 PNP 트랜지스터로 형성된다.
제7도는 상기 래터럴 형성의 PNP 트랜지스터를 나타낸 종단면도, 제7도에 도시된 바와 같이, PNP 트랜지스터는 P형 실리콘 기판, N형 웰, 필드 산화막(45∼48), P형 확산층(49∼51), 절연층(52,53), 폴리실리콘층(54,55) 및 알루미늄층(56∼62)을 구비한다. P형 MOS 트랜지스터(이하는 PMOS 트랜지스터라 한다)(63)는 P형 확산층(49,50) 및 폴리실리콘층(54)에 의해 형성된다. 확산층(49,50)은 각각 PMOS 트랜지스터(63)의 드레인 및 소스 영역이고, 폴리실리콘층(54)은 PMOS 트랜지스터(63)의 게이트이다. PMOS 트랜지스터(64)는 P형 확산층(50,51) 및 폴리실리콘층(55)에 의해 형성된다.
확산층(50,51)은 각각 PMOS 트랜지스터(64)의 소스 및 드레인 영역이고, 폴리실리콘 층(54)은 PMOS 트랜지스터(64)의 게이트이다.
PNP 트랜지스터(39)는 N형 웰(44)에 의해 형성된 베이스 영역, PMOS 트랜지스터(63,64)의 소스 영역으로서의 역할을 하는 P형 환산층(50)에 의해 형성된 에미터 영역을 갖는다. 또한, P형 확산층(50)은 PMOS 트랜지스터(63,64)의 게이트로서의 역할을 하는 폴리실리콘 층(54,55)에 전기적으로 접속된다.
제8도는 시험 모드 선택 회로(38)의 입력/출력 특성을 나타낸 그래프이다.
제8도에 있어서, 점선(65)은 PNP 트랜지스터(39)의 컬렉터 전압 V30을 나타내며, 실선(66)은 시험 모드 선택 회로(38)의 출력 전압 VTEST를 나타낸다. X 어드레스 신호 입력 단자(20)에 인가된 전압 VIN이 Vcc+0.8[V](0.8[V]은 PNP 트랜지스터(39)의 베이스-에미터 전압임)보다 낮을 때, PNP 트랜지스터(39)는 OFF 상태가 되고, IE=IC=0이 된다. 따라서, 출력 전압 VTEST는 0[V]가 된다.
전압 VIN이 Vcc+0.8[V]와 동일하거나 그보다 높을 때 PNP 트랜지스터(39)는 ON 상태로 되고 에미터 전류 IE가 흐른다. 에미터 전류 IE는 컬렉터 전류 IC와 거의 동일하기 때문에, 다음과 같은 방정식이 얻어진다.
(VIN-VCC-0.8)/R40=V9/RV41
V39=(VIN-VCC-0.8)×R41/R40
그러나, V39-VCC-0.8일 때 PNP 트랜지스터(39)는 포화된다. 따라서, 전압 V39는 전압 VIN의 증가와는 무관하게 Vcc+0.8[V]에서 클램핑된다.
VIN=R40/R41·V39+VCC+0.8
VTH-TEST=R40/R41·VCC/2+VCC+0.8
=1/5·1/2·5+5+0.8
=6.3[V]
전술한 바와 같이, 본 발명에 따르면, 시험 모드 선택 회로(38)의 한계 전압 VTH-TEST은 저항비 R40/R41, PNP 트랜지스터(39)의 베이스-에미터 전압 VBE및 전원전압 VCC에 의해 결정된다. 저항기(40,41)가 폴리실리콘으로 형성되기 때문에 저항비 R40/R41는 임의의 편향을 포함하지 않는다. 시험 모드에서 전원전압 VCC는 p-n 전합에 의해 결정되기 때문에 임의의 편향을 갖지 않는다.
따라서, 본 발명에 따라, 빌목 상이한 반도체 집적 회로 장치의 nMOS 트랜지스터가 상이한 한계 전압을 갖는다 하더라도 상이한 반도체 집적 회로 장치는 시험 모드 선택 회로(38)의 한계 전압 VTH-TEST(=저눌한 예에서는 6.3[V])은 임의의 편향을 갖지 않는다. VIN-VHH이 되도록 전압 VIN및 VIN가 시험 모드에서 선택될 때, 출력 번호 VTEST는 로우 레벨로 스위칭 될 수 있도 따라서 시험 모드가 선택될 수 있다.
X 어드레스 신호 X0가 하이 레벨 5.5[V]에 있는 경우에서도 전압 VTEST은 로우 레벨로 스위칭되지 않고 하이 레벨에서 유지된다. 따라서, 시험 모드는 이 경우에 선택되지 않는다.
제조공정에서 채용되는 이유로 인해 야기되는 회로 요소의 특성에서 편향이 있는 경우라도 시험 모드 선택 회로(38)의 한계 전압 VTH-TEST이 변경될 가능성은 없다.
또한, 본 발명에 따르면, PNP 트랜지스터(39)는 PMOS 트랜지스터(63,64)에 의해 형성된 래터럴 형태의 PNP 트랜지스터에 의해 형성되기 대문에, 시험 모드 선택 회로(38)를 포함하는 CMOS SRAM 장치를 형성하는 데는 추가 제조 단계가 필요하지 않다.
제9도는 PNP 트랜지스터(39)의 구조를 나타낸 또다른 단면도이다. 제9도에 도시된 PNP 트랜지스터(39)는 P형 실리콘 기판, N형 웰은 PNP 트랜지스터(39)의 베이스 영역으로서의 역할을 하고 P형 화산층(76)은 그 에미터 영역으로서 역할을 하며 P형 확산층(75,77)은 그 컬렉터 영역으로서의 역할을 한다.
본 발명에 따라, 시험 모드 선택 회로의 출력 전압은 부하 장치(36)의 저항과 부하 장치(37)의 저항비, PNP 트랜지스터(35)의 베이스에 인가된 소정 전압(VR) 및, PNP 트랜지스터(35)의 베이스-에미터 전압에 의해 결정된다.
따라서, 시험 모드 선택 회로의 한계 전압 VTH-TEST는 비록 회로 파라미터의 편향이 있더라도 일정하게 된다. 따라서, 정상 동작 모드와 시험 모드 사이의 스위칭은 고신뢰성으로 실현될 수 있다.
본 발명은 SRAM 장칭 한정되는 것이 아니고 DRAM과 같은 다른 반도체 집적 회로 장치에 적용될 수 있다.
본 발명은 특정하게 개시된 실시예에 한정되는 것이 아니며, 본 발명의 범위를 이탈함이 없이 변형 및 수정이 가해질 수 있다.

Claims (11)

  1. 내부 회로(1,3,4,6,-8,9,12,14)와, 시험 모드 선택 회로(38)를 포함하는 반도체 집적 회로 장치에 있어서, 상기 시험 모드 선택 회로는 제1부하 장치(36,40)와, 상기 제1부하 장치를 통해 신소를 수신하는 제1단자와, 제1전압을 수선하는 제어 단자 및 제2단자를 갖는 트랜지스터(35,39)와, 상기 트랜지스터의 상기 제2단자와 기준 전압 노드 사이에 제공된 제2부하 장치(37,42)와, 정상 동작 모드에서 상기 제1부하 장치에 인가된 신호의 전압보다 높은 제2전압이 제1부하 장치에 인가될 때 상기 트랜지스터의 제2단자를 통해 출력되고, 소정 내부 회로가 정상 동작 모드에서 시험 모드로 스위칭되도록 상기 내부 회로중 소정의 내부 회로에 인가되는 신호 모드 선택 회로(STEST)를 구비하는 것을 특징으로 하는 반도체 접적 회로 장치.
  2. 제1항에 있어서, 상기 트랜지스터는 PNP 트랜지스터(35)를 포함하고, 상기 트랜지스터의 제1 및 제2 단자는 PNP 트랜지스터의 에미터 및 컬랙터이고, 상기 트랜지스터의 제어 단자는 PNP 트랜지스터의 베이스인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 PNP 트랜지스터는 래터럴 형태의 PNP 트랜지스터인 것을 특징으로 하는 반도체 접적 회로 장치.
  4. 제2항에 있어서, 상기 PNP 트랜지스터는 다수의 P 채넌 전기장 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제2항에 있어서, 상기 PNP 트랜지스터는 상기 PNP 트랜지스터의 베이스 역할을 하는 N형층과, 상기 N형층에 형성된 두개의 P 채널 전기장 효과 트랜지스터를 포함하고, 상기 N형층에 형성된 다수의 P형 화산층은 상기 두개의 P 채널 전기장 효과 트랜지스터의 공통 소스 및 드레인이며 PNP 트랜지스터의 컬렉터 및 에미터 역할을 하고, 상기 N형층 상에 형성된 절연층 상에 형성된 두개의 P 채널 전기장 효과 트랜지스터의 게이트는 상기 공통 소스로서의 역할을 하는 P형 화산층중 하나에 전기적으로 접속되는 것을 특징으로 하는 반도체 접적 회로 장치.
  6. 제2항에 있어서, 상기 PNP 트랜지스터는 상기 PNP 트랜지스터의 베이스 역할을 하는 N형층과, PNP 트랜지스터의 컬렉터와 에미터 역할을 하는 N형층에 형성된 다수의 P형 확산층을 포함하는 것을 특징으로 하는 반도체 접적 회로 장치.
  7. 제1항에 있어서, 상기 제1전압은 전원 전압인 것을 특징으로 하는 반도체 접적 회로 장치.
  8. 제2항에 있어서, 상기 제1전압은 전원 전압인 것을 특징으로 하는 반도체 접적 회로 장치.
  9. 제3항에 있어서, 상기 제1전압은 전원 전압인 것을 특징으로 하는 반도체 접적 회로 장치.
  10. 제1항에 있어서, 상기 제1 및 제2부하 장치는 저항기로서의 기능을 하는 요소를 포함하는 것을 특징으로 하는 반도체 접적 회로 장치.
  11. 워드 라인 및 비트 라인에 접속된 메모리 셀을 갖는 메모리 셀 어레이(1)과, 상기 워드 라인 및 비트라인을 구동시키기 위한 구동회로(4,7)와, 상기 워드 라인 및 비트 라인을 구동시키는데 필요한 구동 회로 신호를 전송하기 위한 어드레스 회로(3,6), 및 시험 모드 선택 회로(38)를 포함하는 반도체 집적 회로 장치에 있어서, 상기 시험 모드 선택 회로는 제1부하 장치(36,40)와, 상기 제1부하 장치를 통해 신호를 수신하는 제1단자, 제1전압을 수신하는 제어 단자 및 제2단자를 갖는 트랜지스터(35,39)와, 상기 트랜지스터의 제2단자와 기준 전압 노드 사이에 제공된 제2부하 장치(37,42)와, 구동 회로가 정상 동작 모드에서 시험 모드 상태로 스위칭 되도록 정상 동작 모드에서 상기 제1부하 장치에 인가되는 신호의 전압보다 높은 제2전압이 제1부와 장치에 인가될 때 상기 트랜지스터의 제2단자를 통해 출력되는 시험 모드 선택 회로(STEST)를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
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